描述
答复记录有助于指导您解决使用Spartan-6FPGA设计时钟的常见问题。
注意：本答复记录是XilinxSpartan-6FPGA解决方案中心（Xilinx答复44744）的一部分.XilinxSpartan-6FPGASolution中心可用于解决与Spartan-6器件相关的所有问题。您是否正在使用Spartan-6FPGA开始新设计或对问题进行故障排除，使用Spartan-6FPGA解决方案中心指导您获取正确的信息。
解
请参阅用于Spartan-6DCM或PLL故障排除的时钟调试指南中有关Spartan-6PLL或DCM的信息：
http://www.xilinx.com/support/troubleshoot/clocking_debug.htm
从以下常见结构相关问题列表中进行选择。每个答复记录都有助于指导您找到解决方案。
- （Xilinx答复44193） Spartan-6 FPGA速度文件的设计咨询 – DCM相位对齐的更新
- （Xilinx答复44706） Spartan-6 – PLL – 内部模式下的时钟相位
- （Xilinx答复39627） Spartan-6时钟向导 – 如何访问PLL动态重配置端口（DRP）
- （Xilinx答复33019） Spartan-6时钟 – DCM_CLKGEN扩频时钟生成功能支持
- （Xilinx答复34057） Spartan-6 LXT – GTP – 参考时钟输出端口应直接驱动BUFIO2
- （Xilinx答复46141） Spartan-6的设计咨询 – PLL CLKOUT3不正确的相移
- （Xilinx答复34486） Spartan-6时钟向导 – DCM允许输入频率不正确
- （Xilinx答复36139） Spartan-6 – 当使用具有动态相移的DCM时，PSDONE需要多长时间断言？
- （Xilinx答复37648） Spartan-6，DCM_CLKGEN – 通过SPI更改M和D后，LOCK重新置位前多长时间？
- （Xilinx答复39184） Spartan-6 – 是否可以使用IBUFGDS或IBUFG在器件的顶部和底部驱动PLL？
- （Xilinx答复44714） PLL / MMCM DRP – 仿真XAPP878 / XAPP879产生“警告：地址DADDR = 25”
- （Xilinx答复44517）时钟向导 – 时钟向导v3.3的发行说明和已知问题
- （Xilinx答复21755） Spartan-6和Spartan-3系列FPGA DCM – 如何处理DCM输入时钟的频率变化？
- （Xilinx答复34937）时钟向导 – 当输出CLK与输入相同时，请求和实际可能略有不同
- （Xilinx答复35781）如何使用外部反馈对DCM / PLL / MMCM进行仿真？
- （Xilinx答复37806） Spartan，Virtex，7系列DCM / PLL / MMCM – 可以在不更改CLKIN_PERIOD属性的情况下更改输入频率吗？
如果在完成建议后仍有问题，请使用Xilinx技术支持打开WebCase：
没有回复内容