Vivado约束 – 时序约束编辑器在Elaborated设计中不可用-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado约束 – 时序约束编辑器在Elaborated设计中不可用

描述

详细设计中没有菜单“ 窗口 – >时序约束 ”和“ 工具 – >编辑时序约束 ”。

它们仅在打开的Synthesized设计和Implemented设计中可用。

为什么是这样?

根据设计,RTL分析视图禁用了时序约束编辑器。
它仅在Synthesis and Implementaion视图中可用。
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