7系列FPGA设计助手 – 使用Block RAM CORE Generator和FIFO CORE Generator设置用于HDL代码的块

描述

本答复记录提供了有关如何使用IP生成的CORE Generator软件设置Block RAM或FIFO的信息。

注意：本答复记录是Xilinx 7系列FPGA解决方案中心（Xilinx答复46370）的一部分 。 Xilinx 7系列FPGA解决方案中心可用于解决与7系列器件相关的所有问题。无论您是使用7系列FPGA开始新设计还是解决问题，都可以使用7系列FPGA解决方案中心来指导您获取正确的信息。

解

如果需要直接将Block RAM或FIFO块直接实例化到您的设计中，可以使用CORE Generator工具。有关如何使用Block RAM Generator或FIFO Generator IP内核的更多信息，请参阅下面列出的每个IP内核的相应数据表：

• LogiCORE FIFO生成器网页。请参阅页面右侧的文档部分以查看数据表： http ： //www.xilinx.com/content/xilinx/en/products/intellectual-property/fifo_generator.html
• LogiCORE Block Memory Generator网页。请参阅页面右侧的文档部分以查看数据表： http ： //www.xilinx.com/content/xilinx/en/products/intellectual-property/block_memory_generator.html

在CORE Generator工具中生成这些核心之一后，核心包含一个实例化模板（Verilog的.veo文件，VHDL的.vho文件），您可以使用该模板将核心实例化为HDL代码。