描述
本发行说明和已知问题的答案记录是针对PCI Express的Virtex-6 FPGA集成块的AXI接口版本，该版本首次在ISE Design Suite 12.3中发布。
解
有关安装说明，一般CORE Generator工具已知问题以及设计工具要求，请参阅“ IP版本说明指南” 。
一般信息
- 有关此内核的传统TRN接口版本，请参阅（Xilinx答复40446） 。
- 对于ES芯片，请使用内核的v1.3 Rev 2。它是唯一受支持的版本;见（Xilinx答复34033） 。
新功能
- ISE 13.4设计工具
支持的器件
- Virtex-6 XC CXT / LXT / SXT / HXT
- Virtex-6 XQ LXT / SXT
- Virtex-6 -1L XC LXT / SXT
注意：对于以前版本的“新功能”和“支持的器件”，请参阅生成的核心随附的readme.txt或版本信息文件。
已知的问题
此表将核心版本与包含它的第一个ISE设计工具发行版本相关联。
下表提供了用于PCI Express的Virtex-6 FPGA集成模块的AXI接口版本的已知问题。
注意： “找到的版本”列列出了首次发现问题的版本。该问题也可能存在于早期版本中，但尚未执行特定测试来验证早期版本。
| （Xilinx答案60418） | 核心可能会在进入恢复过程中截断一些DLLP / TLP | V2.5 | 尚未解决 |
| （Xilinx答复51871） | PCIe热复位后缺少MRds | V2.5 | 尚未解决 |
| （Xilinx答复57345） | 配置类型1访问时，总线/器件/功能号更改 | V2.5 | 尚未解决 |
| （Xilinx答复53459） | 启用扩展功能DSN和VSEC时，VSEC_BASE_PTR值不正确 | V2.5 | 尚未解决 |
| （Xilinx答复47280） | 由于示例设计UCF中缺少Block RAM Placement（LOC）约束，时序失败 | V2.5 | 尚未解决 |
| x8 gen2（ML605）的时序约束不正确 | |||
| x8 Gen 2时序收敛 | |||
| 使用128位x8 Gen 2接口时，接收接口信号m_axis_rx_tvalid可能会在数据包中间置为无效 | |||
| v2.5中解决的其他问题列表 | |||
| 在仿真VHDL x8根端口时，示例设计直到大约122微秒才连接。 | |||
| PIO_RX_ENGINE.vhd不接受64位可寻址内存写入 | |||
| m_axis_rx_tstrb [7：0]仅输出0x0F | |||
| x8 Gen 2 128位发送接口可能会丢弃单周期数据包 | |||
| 自定义GUI中的MSI-X表格大小字段应输入为十进制数字 | |||
| v2.4中解决的其他问题列表 | |||
| 使用提供的根端口模型在仿真期间的DRC错误 | |||
| 链接由延迟对齐器引起的培训问题 | |||
| 时钟网TxOutClk_bufg不受约束 | |||
| 异步链接应该改变PMA_RX_CFG | |||
| v2.3中解决的其他问题列表 | |||
| 需要将MMCM上的BANDWIDTH属性设置为Low | |||
| 禁用GUI中的传统中断不会更改中断引脚寄存器 | |||
| v2.2中解决的其他问题列表 | |||
| 使用ES芯片在ML605板上进行链接培训 | |||
| v2.1中解决的其他问题列表 | |||
| VHDL包装器不适用于v2.1发行版 |
修订记录
29/04/2014 – 已添加（Xilinx答复60418）
09/06/2013 – 新增（Xilinx答复57345）和（Xilinx答复51871）
12/17/2012 – 新增（Xilinx答复53459）
09/03/2012 – 新增（Xilinx答复47280）
07/06/2012 – 新增（Xilinx答复46793）
02/02/2012 – 新增（Xilinx答复45771）
01/18/2012 – 初始版本
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