Aurora 8B / 10B v5.3  –  ISE Design Suite 13.4的发行说明和已知问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Aurora 8B / 10B v5.3 – ISE Design Suite 13.4的发行说明和已知问题

描述

本答复记录包含在ISE Design Suite 13.4中发布的Aurora 8B / 10B v5.3 Core的发行说明,包括以下内容:

  • 一般信息
  • 新功能
  • Bug修复
  • 已知的问题

有关安装说明,一般CORE Generator已知问题和设计工具要求,请参阅“ IP版本说明指南”
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

新功能

  • ISE 13.4软件支持
  • Virtex-6 -1L XQ系列支持
  • Cadence Incisive Enterprise Simulator(IES)支持
  • Synopsys Synplify Pro支持
  • ISIM支持

支持的器件

  • Virtex-6 XC CXT / LXT / SXT / HXT
  • Virtex-6 XQ LXT / SXT
  • Virtex-6 -1L XC LXT / SXT
  • Virtex-6 -1L XQ LXT / SXT
  • Spartan-6 XC LXT
  • Spartan-6 XA LXT
  • Spartan-6 XQ LXT
  • Virtex-5 XC LXT / SXT / FXT / TXT
  • Virtex-5 XQ LXT / SXT / FXT

已解决的问题

  • 线速为1,5625G,Refclk为156.25Mhz,不会产生Spartan-6的核心
  • 需要修复Symgen和Symdec模块以进行验证失败
  • 在示例设计顶部取消RESET信号
  • 将Virtex-6 PMA_RX_CFG设置更新为异步协议
  • 从核心中删除simplex-both选项
  • 对于Spartan-6,CLK25_DIVIDER_0 / 1属性值始终设置为1
  • VHDL版本没有正确实现sof生成
  • 掉毛错误
  • Aurora 8b / 10b – Spartan-6应该有可能使用REFCLK其他瓷砖
  • Aurora 8B / 10B – 请将RXEQMIX设置添加到GUI并将其置于极光文件的顶层
  • Aurora 8B / 10B – 请添加选项,以便在Aurora顶层提供DRP

已知的问题

IP版本说明指南中提供了最新信息,包括已知问题,解决方法和此版本的解决方案,其中包括:

www.xilinx.com/support/documentation/user_guides/xtp025.pdf

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