用于PCI Express的7系列集成模块 – 引脚到引脚当针对-2L速度等级时，时序约束失败

描述

找到版本：v1.1
已解决的版本和其他已知问题：请参阅（Xilinx答复40469） 。

当针对-2L速度标准时，报告引脚到引脚时序约束失败。

时序约束：Pin to Pin Skew Constraint;

分析了2个路径，分析了0个端点，0个端点失败
检测到2个定时错误。
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松弛：-0.019ns（maxskew – 不确定性 – （到达1 – 到达2））
最大偏斜：0.510ns
到货1：4.810ns core_i / pcie_top_i / pcie_7x_i / core_i / pcie_top_i / pcie_7x_i / pcie_block_i / PIPECLK
到货2：4.316ns core_i / pcie_top_i / pcie_7x_i / core_i / pcie_top_i / pcie_7x_i / pcie_block_i / USERCLK
时钟不确定度：0.035ns

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松弛：-0.019ns（maxskew – 不确定性 – （到达1 – 到达2））
最大偏斜：0.510ns
到货1：4.810ns core_i / pcie_top_i / pcie_7x_i / core_i / pcie_top_i / pcie_7x_i / pcie_block_i / USERCLK2
到货2：4.316ns core_i / pcie_top_i / pcie_7x_i / core_i / pcie_top_i / pcie_7x_i / pcie_block_i / USERCLK
时钟不确定度：0.035ns

注意 ：“找到的版本”是指首次发现问题的版本。早期版本中也可能存在该问题，但尚未执行特定测试来验证早期版本。

解

此问题已在ISE 13.4软件中修复。

修订记录
12/20/2011 – 初始版本