7系列XADC / UltraScale系统 – 仿真输入范围-Xilinx-AMD社区-FPGA CPLD-ChipDebug

7系列XADC / UltraScale系统 – 仿真输入范围

描述

在7系列XADC和UltraScale SYSMON中,I / O bank中有一个专用仿真输入对(VP / VN)和多达16个辅助仿真输入。

  • 仿真输入的输入范围是多少?
  • 这些输入的最大和最小Vin是多少?

仿真输入可配置为单极或双极模式。

单极模式:

使能单极性操作时,差分仿真输入(VP和VN)的输入范围为0V至1.0V。
在此模式下,VP或Vauxp上的电压(相对于VN或Vauxn测量)必须始终为正。
Vn / Vauxn可以连接到GNDADC或共模信号。

VN上的共模信号可以在0V至+ 0.5V之间变化(相对于GNDADC测量)。
由于差分输入范围为0V至1.0V(VP至VN),因此VP上的最大信号为1.5V

图片[1]-7系列XADC / UltraScale系统 – 仿真输入范围-Xilinx-AMD社区-FPGA CPLD-ChipDebug

双极模式:

使能双极性操作时,差分仿真输入(VP VN)的最大输入范围为0.5V。
共模或参考电压不应超过0.5V。

图片[2]-7系列XADC / UltraScale系统 – 仿真输入范围-Xilinx-AMD社区-FPGA CPLD-ChipDebug

也可以用真差分信号驱动仿真输入。在这种情况下,VN和VP可以相对于共模或参考电压摆动正负。

差分输入可以在0.5V的范围内,因此共模可以在0.25V至0.75V的范围内。

图片[3]-7系列XADC / UltraScale系统 – 仿真输入范围-Xilinx-AMD社区-FPGA CPLD-ChipDebug

最大和最小输入电压:

7系列和UltraScale的文档指出输入电压可能超过VCCADC(1.8V)或低于GNDADC高达100 mV而不会损坏XADC / SYSMON。
应将至少为100的限流电阻与仿真输入串联,以将电流限制在1 mA。
抗混叠滤波器中的电阻通常满足此要求。
仅仅孤立地采纳这一建议是不够​​的。

使用VAUX输入时应小心。
VAUX输入占用SelectIO库中的I / O站点。无论是用作仿真输入还是数字I / O,存储体的钳位二极管至VCCO 始终存在于输入中。

第一种情况是当BankVCCO大于或等于VCCADC时。
在这种情况下,输入电压必须在-0.1V至VCCADC + 0.1V的范围内,而不会有损坏XADC或SYSMON的风险。

第二种情况是包含VAUX输入的存储体VCCO低于VCCADC。
在这种情况下,最小输入电压不得超过GNDADC -0.1V,以确保XADC或SYSMON不受损坏。
最大输入电压必须满足建议的VCCO Vin Spec + 0.2V。

有关如何正确驱动仿真输入的指南,请参阅XAPP795 驱动Xilinx模数转换器

http://www.xilinx.com/support/documentation/application_notes/xapp795-driving-xadc.pdf

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