LogiCORE IP JESD204 v1.1 – 如何在示例设计中更改CPLLLOCKDETCLK以使自由运行的独立时钟作为输入？

描述

在7系列FPGA GTX收发器用户指南 （UG476）中，表2-9表明QPLL和CPLLLOCKDETCLK_IN应该是独立于参考时钟或从参考时钟得到的时钟的自由运行时钟。

但是，在示例设计中，此时钟仅为TX的TXUSRCLK2和RX的RXUSRCLK2，在某些情况下会导致错误的PLL功能/状态。

对于LogiCORE IP JESD204 v1.1，如何在示例设计中更改CPLLLOCKDETCLK以将自由运行的独立时钟作为输入？

解

在核心提供的示例设计中，DRP时钟是从与收发器usrclk相同的时钟生成的，该时钟无效。 DRP时钟必须独立于usrclk，-1或小于125 MHz，-2或-3小于150 MHz。

在<corename> _block.v中更改：

.DRP_CLK_IN（core_clk），

至：

.DRP_CLK_IN（s_axi_aclk），

请注意，如果s_axi_aclk的运行速度比-1或150或-1的150 MHz的DRP时钟规格要快，则应使用备用时钟。此外，s_axi_aclk不应从GTX输出时钟（包括core_clk）派生。

有关其他版本的LogiCORE IP JESD204发行说明，请参阅 （Xilinx答复44405） 。