LogiCORE IP JESD204  – 发行说明和已知问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogiCORE IP JESD204 – 发行说明和已知问题

描述

此答复记录包含LogiCORE IP JESD204核心的发行说明,包括以下内容:

  • 新功能
  • 器件支持
  • 已解决的问题
  • 已知的问题
  • 以前版本的核心发行说明

LogiCORE IP JESD204 v3.2

注意:不建议用于新设计

新功能

ISE设计套件

  • 层次结构已更新 – 时钟资源已从块级别移至示例设计
  • 将rx_buffer_adjust从256增加到1024
  • 该内核现在支持7系列器件中的1,2,3,4,5,6,7和8通道配置
  • 12.5 Gbps线路速率(在兼容器件中)
  • 删除了JESD204A
  • 添加了三种新的测试模式
  • 软件通道选择

Vivado设计套件

  • Vivado不支持JESD204 v3.2

器件支持

ISE设计套件

此版本的核心支持以下器件系列。

  • Kintex-7产品
  • Zynq-7000 SoC(xc7z030和xc7z045)

Vivado设计套件

此版本的核心支持以下器件系列。

  • 没有

已解决的问题

  • 修复了rx核心未在块级别初始化的rx_cfg_sysref_always。

已知的问题

LogiCORE IP JESD204 v3.1

新功能

ISE设计套件

  • ISE 14.4不支持JESD204 V3.1,ISE提供的最新核心版本为V2.2

Vivado设计套件

  • 2012.4工具支持
  • 该核心现在支持7系列器件中的1,2,3,4,5,6,7和8通道配置
  • 增加了对Zynq-7000 xc7z030和xc7z045器件的支持
  • 12.5 Gb / s线速
  • 删除了JESD204A
  • 添加了三种新的测试模式
  • 软件通道选择
  • KC705的硬件演示设计

器件支持

ISE设计套件

此版本的核心支持以下器件系列。

  • 没有

Vivado设计套件

此版本的核心支持以下器件系列。
支持的线路速率高达10.3125 Gb / s:

  • Kintex-7(生产)
  • Virtex-7(预生产)

已解决的问题

  • 没有

已知的问题

(Xilinx答复55857) JESD204B – v4.0或更早版本 – 更新了7系列GTP和GTH的RX终端设置

LogiCORE IP JESD204 v2.2

更新

ISE设计套件

  • ISE 14.4设计工具支持

器件支持

ISE设计套件

此版本的核心支持以下器件系列。

  • 支持的线路速率高达6.25 Gb / s:Virtex-6

已解决的问题

  • 没有

已知的问题

  • 不支持8条车道。即使Virtex-6器件支持的最大通道数为4,IP Customization GUI也可以生成8通道内核。
  • 核心错误标记已被取代:只有在核心生成器中选择“显示所有IP版本”且在Virtex-6器件中标记为已取代时才能选择JESD204 V2.2核心,这是不正确的。
    JESD204 V2.2是支持Virtex-6器件的最新版本,应标记为生产。
(Xilinx答复55857) JESD204B – v4.0或更早版本 – 更新了7系列GTP和GTH的RX终端设置

新功能

ISE设计套件

  • ISE 14.2设计工具支持
  • 增加了对带GTH收发器的Virtex-7器件的支持

Vivado设计套件

  • 2012.2设计工具支持
  • 增加了对带GTH收发器的Virtex-7器件的支持

器件支持

ISE设计套件

此版本的核心支持以下器件系列。

  • 以高达6.25 Gb / s的线速运行:
    • 的Virtex-6
  • 支持的线路速率高达10.3125 Gb / s:
    • Kintex-7(预生产)
    • Virtex-7(预生产)

Vivado设计套件

此版本的核心支持以下器件系列。

  • 以高达6.25 Gb / s的线速运行:
    • 的Virtex-6
  • 支持的线路速率高达10.3125 Gb / s:
    • Kintex-7(预生产)
    • Virtex-7(预生产)

已解决的问题

  • CR599942:通过使用子类0中的LMFC缓冲区,允许在单通道模式下接收对齐字符。请注意,由于此GTX通道绑定不再在子类0中使用。

已知的问题

(Xilinx答复55857) JESD204B – v4.0或更早版本 – 更新了7系列GTP和GTH的RX终端设置

LogiCORE IP JESD204 v2.1

新功能

ISE设计套件

  • ISE 14.1设计工具支持
  • 核心现在支持7系列器件中的1,2,4和8通道配置(仅限JESD204B)
  • 增加了对7系列器件中发送和接收之间的收发器共享的支持
  • 通过GTX收发器增加了对Virtex-7器件的支持

Vivado设计套件

  • 2012.1设计工具支持
  • 核心现在支持7系列器件中的1,2,4和8通道配置(仅限JESD204B)
  • 增加了对7系列器件中发送和接收之间的收发器共享的支持
  • 通过GTX收发器增加了对Virtex-7器件的支持

器件支持

ISE设计套件

此版本的核心支持以下器件系列。

  • 以高达6.25 Gb / s的线速运行:
    • 的Virtex-6
  • 支持的线路速率高达10.3125 Gb / s:
    • Kintex-7(预生产)
    • Virtex-7(仅限GTX)(预生产)

Vivado设计套件

此版本的核心支持以下器件系列。

  • 以高达6.25 Gb / s的线速运行:
    • 的Virtex-6
  • 支持的线路速率高达10.3125 Gb / s:
    • Kintex-7(预生产)
    • Virtex-7(仅限GTX)(预生产)

已解决的问题

  • 没有

已知的问题

(Xilinx答复47812) 选择“收发器共享”时,配置地址映射是什么?
(Xilinx答复55857) JESD204B – v4.0或更早版本 – 更新了7系列GTP和GTH的RX终端设置

LogiCORE IP JESD204 v1.1

新功能

  • 首次发布
  • ISE Design Suite 13.3支持
  • JESD204A规范支持
  • JESD204B规范支持(预生产)

器件支持

  • 以高达6.25 Gb / s的线速运行:
    • 的Virtex-6
    • Kintex-7(预生产)

已解决的问题

  • 没有

已知的问题

(Xilinx答复44946) 为什么在生成核心时我没有看到示例设计文件?
(Xilinx答复44637) 如何在示例设计中更改CPLLLOCKDETCLK以使自由运行的时钟独立时钟作为输入?
(Xilinx答复44957) 是否可以将IP内核用于不同的线路速率和不同的参考时钟?
(Xilinx答复55857) JESD204B – v4.0或更早版本 – 更新了7系列GTP和GTH的RX终端设置
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