PlanAhead  – 将I / O端口数据从CORE Generator传递到PlanAhead-Xilinx-AMD社区-FPGA CPLD-ChipDebug

PlanAhead – 将I / O端口数据从CORE Generator传递到PlanAhead

描述

有没有办法将引脚位置数据从CORE Generator输出移动到PlanAhead?

没有“自动”方法将引脚位置数据从CORE Generator输出移动到PlanAhead。

但是,这可以通过以下步骤来完成。

导入I / O端口信息的流程

  1. 在PA中创建RTL项目并导入CORE Generator生成的.prj文件。
  2. 将CORE Generator组件的UCF文件添加到PA项目中。
  3. 选择“打开RTL设计”
    设计现在将详细说明。
  4. 转到I / O端口视图。
  5. 运行文件 – >导出 – > I / O端口…
  6. 在生成的.csv文件中,裁剪所有未分配位置的端口。
    这些只是内部网。
  7. 现在将此已编辑的.csv文件导回到PA项目中。
请登录后发表评论

    没有回复内容