13.3  –  Bitgen  –  7系列 –  DonePipe选项现在默认启用-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.3 – Bitgen – 7系列 – DonePipe选项现在默认启用

描述

从ISE 13.3设计工具开始,将为所有7系列设计启用BitG​​en选项DonePipe。该选项在被任何配置逻辑读取之前为DONE信号添加一个寄存器。在DONE上还添加了更强的内部上拉。这些变化使得DONE转换更加稳健,并且不会出现以前家庭经历的上升时间缓慢的问题。

此更改将为启动状态机添加额外的时钟周期。对于使用处理器接口配置其器件并使用指定数量的时钟的客户而言,这是一个问题,在发布EOS(启动结束)信号的阶段,配置无法完成配置存在一些潜在问题。 DonePipe的影响在(Xilinx答复42128)中有解释。

关于DriveDone的7系列的Bitgen设置也有了另一个变化。这在(Xilinx答复44103)中有所描述。

**如果禁用DonePipe,则必须使用外部330欧姆上拉电阻,以确保DONE在一个配置时钟周期内转换为高电平。

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