描述
BIAS_CFG是GTXE2_COMMON模块的一个属性，正确的设置记录在其中 （Xilinx答复43244） 。但是，BIAS_CFG当前在软件模型中设置为64’h0000000000000000.因此，您需要更新实例以解释这些端口更改。有关更多信息，请参阅（Xilinx答复43339） 。
解
本文介绍如何使用正确的BIAS_CFG设置配置Kintex-7收发器。请确保按照中所述进行更正 （Xilinx答复42626）正在进行中。
您必须在设计中使用的每个四边形中实例化GTXE2_COMMON块。将以下代码添加到<component_name> /example_design/gtx_and_clocks/gtx/v7_gtwizard.vhd文件中：
signal qpll_clk：std_logic;
gtxe2_common_0_i：GTXE2_COMMON
通用映射
（
仿真属性
SIM_RESET_SPEEDUP =>（“TRUE”），
SIM_QPLLREFCLK_SEL =>（“001”），
SIM_VERSION =>（“1.0”），
——————共同块—————
BIAS_CFG =>（x“0000042000001000”），
COMMON_CFG =>（x“00000000”），
QPLL_CFG =>（x“06801C1”），
QPLL_CLKOUT_CFG =>（“0000”），
QPLL_COARSE_FREQ_OVRD =>（“010000”），
QPLL_COARSE_FREQ_OVRD_EN =>（’0’），
QPLL_CP =>（“0000011111”），
QPLL_CP_MONITOR_EN =>（’0’），
QPLL_DMONITOR_SEL =>（’0’），
QPLL_FBDIV =>（“0011100000”），
QPLL_FBDIV_MONITOR_EN =>（’0’），
QPLL_FBDIV_RATIO =>（’1’），
QPLL_INIT_CFG =>（x“000028”），
QPLL_LOCK_CFG =>（x“01D0”），
QPLL_LPF =>（“1111”），
QPLL_REFCLK_DIV =>（1）
）
港口映射
（
————-公共块 – 动态重配置端口（DRP）———–
DRPADDR => x“00”，
DRPCLK =>’0’，
DRPDI => x“0000”，
DRPDO =>打开，
DRPEN =>’0’，
DRPRDY =>打开，
DRPWE =>’0’，
———————- Common Block – Ref Clock Ports ———————
GTREFCLK0 => GT0_GTREFCLK0_IN，
GTGREFCLK =>’0’，
GTNORTHREFCLK0 =>’0’，
GTNORTHREFCLK1 =>’0’，
GTREFCLK1 =>’0’，
GTSOUTHREFCLK0 =>’0’，
GTSOUTHREFCLK1 =>’0’，
————————- Common Block – QPLL Ports ——————– —-
QPLLFBCLKLOST =>打开，
QPLLLOCK =>打开，
QPLLLOCKDETCLK => GT0_GTREFCLK0_IN，
QPLLLOCKEN =>’1’，
QPLLOUTCLK => qpll_clk，
QPLLOUTREFCLK =>打开，
QPLLOUTRESET =>’0’，
QPLLPD =>’0’，
QPLLREFCLKLOST =>打开，
QPLLREFCLKSEL =>“001”，
QPLLRESET => GT0_GTTXRESET_IN，
QPLLRSVD1 =>“0000000000000000”，
QPLLRSVD2 =>“11111”，
RCALENB =>’0’，
REFCLKOUTMONITOR =>打开，
—————————– Common Block Ports —————— ———
BGBYPASSB =>’0’，
BGMONITORENB =>’0’，
BGPDB =>’1’，
BGRCALOVRD =>“00000”，
PMARSVD =>“00000000”，
QPLLDMONITOR =>打开
）;
为了防止工具优化公共块，QPLLOUTCLK输出（上面代码中的qpll_clk）应通过收发器包装器路由到GTXE2_CHANNEL实例的QPLLCLK输入。
有关更多信息，请参阅LogiCORE CPRI发行说明和已知问题，请参阅 （Xilinx答复36969） 。
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