13.2 EDK  –  AXI用户逻辑主机是否支持大于12的长度?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.2 EDK – AXI用户逻辑主机是否支持大于12的长度?

描述

AXI用户逻辑主机仅支持12的主长度宽度。即使我更改了C_MST_LENGTH_WIDTH参数,我仍然会在尝试配置它们时看到一些错误。

配置用户逻辑外设的主接口时选择的任何其他值不会反映在user_logic.vhd信号描述中。例如,信号’mst_xfer_length’和’mst_xfer_length’数组长度是固定的(11到0)。相反,长度应为(C_MST_LENGTH_WIDTH-1 downto 0)。 C_MST_LENGTH_WIDTH参数是通用参数,它从其顶层模块获取值。

计划在EDK 13.3中修复,以允许大于12的值。

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