描述
本设计咨询包含有关Kintex-7和Virtex-7 FPGA GTX收发器初始工程样片（ES）芯片（CES9937）的问题，解决方法和属性更新的信息。
解
初始工程样品（ES）芯片的GTX收发器属性更新
下表显示了必须对7系列FPGA收发器向导生成的GTX包装器进行的属性更新，以确保初始ES芯片的可靠运行。
注意：当您使用7系列FPGA收发器向导的v1.5时，ISE Design Suite 13.3会本机生成这些属性更新。
但是，要正确生成这些属性更新，请确保选择正确的零件/包/速度等级组合，以启用向导GUI中“Silicon Revision”下的Initial ES选项。
此工具/向导版本中的初始ES支持仅适用于以下内容：
- Kintex-7 XC7K325T（ffg676和ffg900封装），Virtex-7 XC7VX485T（ffg1761和ffg1927封装）
- -1和-2速度等级
在ISE Design Suite 13.4中，7系列FPGA收发器向导的v1.5仅为初始ES芯片生成设置，v1.6仅支持通用ES芯片。
初始ES的比特流不能用于通用ES芯片，反之亦然。
ISE Design Suite 13.4中更新的v1.5（v1.5 Rev 1）基于分频器和PPM设置生成更新的RXCDR_CFG值。
ISE 14.2 / Vivado 2012.2设计工具中较新的Wizard版本v1.5 Rev2也支持Virtex-7 XC7V2000T初始ES器件。
| 属性 | 值 |
| BIAS_CFG |
Virtex-7为64’h0000040000001000 |
| CPLL_CFG | 24’hBC07DC |
| QPLL_CFG | 27’h06801C1 （1） |
|
QPLL_LOCK_CFG |
16’h01D0 |
| QPLL_CP | 10’h01F |
| QPLL_LPF | 4’hF |
|
RXCDR_FR_RESET_ON_EIDLE |
1’b0 |
| RXCDR_PH_RESET_ON_EIDLE | 1’b0 |
| RXCDR_HOLD_DURING_EIDLE | 1’b0 |
| RXCDR_CFG |
全价（2） <+/- 300 ppm：72’h1107FE406001040000 <+/- 700 ppm：72’h1107FE406021040000 <+/- 1000 ppm：72’h1107FE206021040000 半价（3） <+/- 300 ppm：72’h1107FE406001100000 <+/- 700 ppm：72’h1107FE406021100000 <+/- 1000 ppm：72’h1107FE206021100000 |
| RXCDR_LOCK_CFG |
6’b010101 （4） |
| RX_BIAS_CFG |
12’h0 |
| RX_DFE_GAIN_CFG | 23’h001F0A |
| RX_OS_CFG | 13’h0080 |
|
RX_DFE_VP_CFG |
17’h03F03 |
| RX_DFE_UT_CFG |
17’h08F00 |
| RX_DFE_KL_CFG | 13’h00F0 |
| RX_DFE_H2_CFG | 12’h180 |
| RX_DFE_H3_CFG |
12’h1E0 |
| RX_DFE_H4_CFG | 11’h0F0 |
| RX_DFE_H5_CFG | 11’h0E0 |
| RX_DFE_LPM_CFG | 16’h0904 |
| RXLPM_HF_CFG | 14’h00F0 |
| RXLPM_LF_CFG | 14’h00F0 |
笔记：
- 对于在5.93 GHz至6.6 GHz范围内工作的QPLL（这不是数据速率而是VCO频率）。
- CPLL / QPLL全速率设置：用于5.93至6.6 Gb / s线路速率的QPLL操作，以及3.2至6.6 Gb / s线路速率的CPLL操作，分频器为1。
- CPLL / QPLL半速率设置：用于2.9L至3.3 Gb / s线路速率的QPLL操作和1.6至3.3 Gb / s线路速率的CPLL操作，分频器为2。
- 端口RXCDRLOCK只是CDR锁定的粗略指示，不支持此端口。建议验证传入的数据。
TXOUTCLK和RXOUTCLK端口限制和用例
将TXOUTCLK和RXOUTCLK用于初始ES芯片有一些限制。
为了正确操作TXOUTCLK和RXOUTCLK，必须遵循以下规则：
- 在任何GTX通道中使用TXOUTCLK或RXOUTCLK，而不是两者。
- 使用GTX0的TXOUTCLK或GTX1的RXOUTCLK，而不是两者。
- 直接使用IBUFDS_GTXE2的参考时钟在必要时驱动结构逻辑和GTX用户时钟（[TX / RX] USRCLK，[TX / RX] USRCLK2）。
当RXOUTCLK不用于输出时钟时，RXOUTCLKSEL必须设置为3’b000;当TXOUTCLK不用于输出时钟时，TXOUTCLKSEL必须设置为3’b000。
用例
以下是一些建议用例，以实现满足上述要求的设计：
TX Buffer Enabled Case
使用TX缓冲区时，使用IBUFDS_GTE2的输出将GTX收发器参考时钟路由到结构时钟资源。
RX Buffer Enabled Case
使用RX弹性缓冲区时，该通道的RXOUTCLKSEL必须设置为3’b000。如果必须将RX恢复时钟路由到结构，则应考虑TXOUTCLK使用情况，仔细规划时钟路由。
缓冲旁路情况
- 考虑为初始ES芯片启用TX和/或RX缓冲区。
- 对于TX缓冲旁路，如果有未使用的收发器，则使用未使用的通道路由TXOUTCLK，并实现手动多通道对齐。例如，自动模式下的单通道TX缓冲旁路可以使用手动多通道对齐转换为双通道缓冲旁路。未使用的通道将用于路由TXOUTCLK并执行对齐。手动相位校准步骤在7系列FPGA GTX / GTH收发器用户指南（UG476）中有所描述。此外，如（Xilinx答复43340）所述，需要通过解决方法在Initial ES芯片中启用手动对齐模式。如果在ISE Design Suite 13.3中使用v1.5的7系列FPGA收发器向导，则不需要这种解决方法。
- 对于RX缓冲旁路，请考虑在多通道模式下使用RX缓冲旁路，以最大限度地减少所需的RXOUTCLK数量。
- 对于需要TX和RX缓冲旁路（CPRI，OBSAI）的应用，将TX和RX置于不同的通道上，并对每个方向使用单通道自动模式。
QPLL使用模式和解决方法
为确保QPLL频段在电压和温度变化范围内具有最佳余量，必须将附加的粗校准模块“qpll_cal.v”合并到用户设计中。
文件“qpll_fix_top.v”中提供了该模块的示例实例化。
该模块包含在ISE Design Suite 13.3中的7系列FPGA收发器向导的v1.5中。
接收器链路余量/均衡选择
在全速率模式（RXOUT_DIV = 1）下使用时，接收器可以降低抖动容限。
建议尽可能始终使用RXOUT_DIV = 2,4,8的数据速率。
这适用于CPLL和QPLL。
7系列GTX接收器有两种不同的自适应均衡模式，称为低功耗模式（LPM）和判决反馈均衡（DFE）模式。
有关详细信息，请参阅7系列FPGA GTX / GTH收发器用户指南（UG476） 。
在LPM和DFE模式下，GTX接收器可支持6.6 Gb / s的12 dB丢失信道。
这假设PRBS31数据模式和TX发射幅度为850 mV Vp-p，diff，TX前期强调约2 dB，TX后光标强调约4 dB。
GTX软件使用模型更改
有关7系列GTX收发器的软件使用模型更改和要求，请参阅（Xilinx答复43339） 。
修订记录
09/06/2012 – 修正了小错字和更正。
01/12/2012 – 更新了不同PPM方案的RXCDR_CFG设置。
12/12/2011 – 更新了表格及RXCDRLOCK端口的注释。
11/09/2011 – 在ISE 13.3中向导的v1.5中添加了有关支持的初始ES器件组合的注释。
10/27/2011 – 添加了包含修复程序的向导/ ISE版本信息。
10/17/2011 – 更新了RXCDR_CFG以包括全速率和半速率的值。
08/25/2011 – 更新了标题，包括Virtex-7 FPGA。使用Virtex-7 FPGA的BIAS_CFG设置更新了表格。
08/16/2011 – 小修改。
07/28/2011 – 初始版本。
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