13.2 PlanAhead  –  DRC错误:端口属性不一致(PORTPROP)-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.2 PlanAhead – DRC错误:端口属性不一致(PORTPROP)

描述

PlanAhead 13.2软件针对驱动强度发出以下DRC违规。

端口属性不一致(PORTPROP)
端口ECM_DQ [32]具有驱动强度(12),但其I / O标准(HSTL_II_T_DCI)不允许使用驱动强度

但是,我的源中未指定DRIVE约束。

此外,实施可以成功完成。

为什么PlanAhead软件会报告此错误?

它会引起任何潜在的问题吗?

该DRC消息是正确的-港口的车程限制,这会在网表与他们 IOSTANDARD约束冲突

问题是XST添加了无效的DRIVE。

如果I / O标准正确,则可以安全地忽略该消息,因为ISE的实现工具将丢弃坏DRIVE设置。

它不会影响比特流。

此问题已在ISE DS 13.3中得到解决。

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