13.2 PlanAhead  –  PlanAhead未在综合PRJ文件中正确排序源文件-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.2 PlanAhead – PlanAhead未在综合PRJ文件中正确排序源文件

描述

如果 设计使用直接实例化和相关工作库的混合,则使用 PlanAhead工具中的“自动重新排序源文件”是 行不通的,如下所示:

vhdl theor“./theor/gate.vhd”
vhdl theand“./theand / box.vhd”
vhdl work“./ gate.vhd”
vhdl theand“./theand/gate.vhd”
vhdl theor“./ theor / box.vhd”
vhdl work“./ top.vhd”

如果您遇到这种情况,手动重新排序源文件是一种解决方法。

此问题将在PlanAhead工具13.3中修复。

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