用于LogiCORE CPRI的7系列集成包装 – ISE Design Suite 13.2中GTXE2_Common Wrapper的端口更改

描述

使用13.1 ISE Design Suite软件版本的客户应了解随ISE 13.2发布的7系列FPGA收发器向导v1.4中的端口列表已被修改。因此，用户需要更新其实例化以考虑这些端口更改。

解

要管理此问题，GTXE2模块需要进行两项更改。

GTXE2_COMMON模块

注意：这些更改仅适用于选择9.830 Gbps的内核。

1.转到example_design / gtx_and_clocks / gtx目录中的v7_gtwizard.vhd文件。

2.更改v7_gtwizard.vhd文件中的以下行：

更改：

BGBYPASS => tied_to_ground_i，
BGMONITOREN => tied_to_ground_i，

至：

BGBYPASSB => tied_to_vcc_i，
BGMONITORENB => tied_to_vcc_i，

GTXE2_CHANNEL模块

注意：这些更改适用于选择任何线路速率的核心。

1.转到example_design / gtx_and_clocks / gtx目录中的v7_gtwizard_gt.vhd文件。

2.更改v7_gtwizard_gt.vhd文件中的以下行：

更改：

‘CPLL_RXOUT_DIV’

至：

‘RXOUT_DIV’

更改：

‘CPLL_TXOUT_DIV’

至：

‘TXOUT_DIV’

有关LogiCORE CPRI的发行说明和已知问题，请参阅（Xilinx答复36969） 。