Aurora 8B / 10B v6.2 – ISE Design Suite 13.1的发行说明和已知问题

描述

本答复记录包含ISE 13.1中发布的Aurora 8B / 10B v6.2核心版本，包括以下内容：

• 新功能
• Bug修复
• 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：

http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf 。

解

新功能

• ISE 13.1软件支持
• ISIM仿真器支持
• PlanAhead支持
• projNav流程支持

支持的器件

• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Spartan-6 XC LXT
• Spartan-6 XA
• Spartan-6 XQ LXT

已解决的问题

• 更改限制以实现Virtex-6 GTX设计的更低VCO频率
  CR编号584627
• 默认情况下，所有UFC信号均为IP符号中的RX单工和TX单工启用
  CR编号584592
• Aurora – S6 – GTP实现不正确的通道绑定
  CR编号582596
• Aurora v5.2和6.1 – 在所有通道启动后，示例设计中禁用了时钟校正
  CR编号581815
• Aurora 8b / 10b v5.2 – 单工边带信号扩展过程具有冗余
  CR编号577182
• 当MMCM CLKIN_FREQ> 315Mhz时，为Virtex-6 MMCM设计DIVCLK_DIVIDE = 3或4
  CR编号575944
• TS_GTXQ3_LEFT_I不符合时序约束
  CR编号572684
• 在Spartan-6中将线路速率支持从3.125 Gbps扩展到3.2 Gbps，速度为-3和-4
  CR编号572326
• 在VHDL设计中反转VIO端口映射
  CR编号568806
• 在UCF文件中添加ERR_COUNT约束
  CR编号532277

已知的问题

GT包装兼容模块名称：

在将复制的向导生成的包装器模块名称与Aurora核心一起使用之前，将其更改为全部大写。这仅适用于基于Verilog的设计。有关更多详细信息，请参阅UG766附录C.