Virtex-6 – Bitgen DRC bram警告不正确

我推断具有独立读写时钟的BRAM。

当我运行bitgen时，我收到以下警告：

信息：PhysDesignRules：2288 – BRAM的读端口和写端口时钟

例如，Mram_mem_data使用相同的时钟信号（同步

时钟）指定了WRITE_FIRST模式。这种配置可能会遇到

如果两个端口上出现相同的地址，则会发生冲突。有人建议

对于此配置，要使用READ_FIRST模式以避免任何条件

地址冲突。请参阅“Virtex-6 FPGA内存资源用户指南”

附加信息。

bitgen或MAP / PAR是否会修改设计并使用相同的时钟？在RTL设计中，BRAM使用独立时钟iclock和oclock进行时钟控制。