LogiCORE FIR编译器v6.2  – 为什么分数速率的输出是突发的,而不是定期的?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogiCORE FIR编译器v6.2 – 为什么分数速率的输出是突发的,而不是定期的?

描述

为什么分数速率的输出是突发的,而不是定期的?

FIR Compiler v5.0将定期输出分数速率滤波器数据,但是当为AXI4 Stream重新设计FIR编译器时,输出变为突发。

要解决此问题,请在输出上添加AXI4-Stream FIFO,以允许下游IP以适当的速率使用数据。

有关LogiCORE IP FIR编译器发行说明和已知问题的详细列表,请参阅(Xilinx答复29138)

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