Modelsim错误 – 无法在分层名称中找到“PLL_LOCKG”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Modelsim错误 – 无法在分层名称中找到“PLL_LOCKG”

描述

我一直在使用ISE10.1.03。用于仿真。

升级到ISE 13.1后,我在ModelSim中收到以下错误。

做tst_pcie_auro.do
#vsim + notimingchecks + TESTNAME = pcie_write_test0 -L work -L secureip -L unisims_ver work.board_top glbl
#**注意:(vsim-3812)设计正在优化……
#**注意:(vsim-3865)由于存在PLI,因此指定了完整的设计访问权限。
#**错误:d:/Xilinx/13.1/ISE_DS/ISE/verilog/src/unisims/PLL_ADV.v(1108):无法在分层名称中找到“PLL_LOCKG”。
#**错误:d:/Xilinx/13.1/ISE_DS/ISE/verilog/src/unisims/PLL_ADV.v(1108):无法在分层名称中找到“PLL_LOCKG”。
#**错误:d:/Xilinx/13.1/ISE_DS/ISE/verilog/src/unisims/PLL_ADV.v(1108):无法在分层名称中找到“PLL_LOCKG”。
#**错误:d:/Xilinx/13.1/ISE_DS/ISE/verilog/src/unisims/PLL_ADV.v(1108):无法在分层名称中找到“PLL_LOCKG”。
#优化失败
#加载设计时出错
#错误:加载设计时出错
#暂停宏执行
#MACRO ./tst_pcie_auro.do在第3行暂停

所有13.1仿真库都已使用CompXlib成功编译。

我该如何解决这个问题?

发生此错误是因为编译并加载了旧的(10.1.03i)glbl.v。

PLL_LOCKG在13.1 glbl.v中定义,但在旧版本中没有。

tri1 p_up_tmp;
tri(weak1,strong0)PLL_LOCKG = p_up_tmp;

如果您使用的是Coregen生成的仿真DO脚本,请确保您的$ XILINX 环境变量指向所需的版本。

注意:从12.1开始,安装程序不会像以前那样设置全局环境变量。

如果将$ XILINX作为glbl.v路径名的一部分引用(例如$ env(XILINX)/verilog/src/glbl.v),则必须手动将$ XILINX修改为13.1或将其替换为完整仿真脚本中的名称。

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