为什么在混合语言设计中,顶级信号被列为网络,而不是Reveal Hardware Debugger Inserter中的端口?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

为什么在混合语言设计中,顶级信号被列为网络,而不是Reveal Hardware Debugger Inserter中的端口?

在混合语言设计中,原始设计由Synplify Pro转换为EDIF网表。

Reveal Inserter工具使用此EDIF网表,该工具目前仅解析网络名称,但不解析混合语言设计中的端口名称。。此功能将在未来的Lattice Diamond设计软件版本中得到改进。。当使用混合语言设计时,改进将允许Reveal Inserter工具解析端口名称。

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