13.1 PlanAhead – 导入Synplify项目不导入源文件

描述

在PlanAhead工具中，我选择File – > New Project来调用New Project Wizard来创建一个新项目。在“指定RTL源”下，我指定了“从XST或Synplify项目导入设置”选项。选择我的Synplify（Pro）项目并完成新项目向导后，没有任何Synplify项目源文件被添加到PlanAhead项目中。

这是预期的行为吗？

你如何导入文件？

解

未添加源文件，因为“.prj”文件未指定文件的类型。根据Synplify文档，这是合法的，并且PlanAhead应根据以下规则从扩展中推断文件类型：

• -filetype参数会覆盖自动文件扩展名放置。
• 以下扩展名应解释如下：
  1. .adc -analysis_constraint分析设计约束
  2. .edf，.edn -edif EDIF .sdc -constraint约束
  3. .sv1 -verilog Verilog
  4. .tcl -tcl Tcl脚本
  5. .v -verilog Verilog
  6. .vhd，.vhdl -vhdl VHDL
  7. 任何-_include包含
  8. 1.使用.sv格式支持SystemVerilog关键字。 Verilog和SystemVerilog格式都添加到Verilog文件夹中。

此问题计划在ISE Design Suite 13.2中修复。

要允许PlanAhead 13.1读取Synplify项目，请编辑“.prj”文件并为每个文件添加-filetype。

例：

更改以下部分：

## add_file选项
add_file -verilog {C：/ Synopsys / fpga_D201003SP1 / bin /../ lib / xilinx / unisim.v}
add_file {ipcore_dir / tenths.vhd}
add_file {smallcntr.vhd}
add_file {statmach.vhd}
add_file {ipcore_dir / tenths.ngc}
add_file {dcm1.vhd}
add_file {hex2led.vhd}
add_file {decode.vhd}
add_file {cnt60.vhd}

至：

## add_file选项
add_file -verilog {C：/ Synopsys / fpga_D201003SP1 / bin /../ lib / xilinx / unisim.v}
add_file -vhdl {ipcore_dir / tenths.vhd}
add_file -vhdl {smallcntr.vhd}
add_file -vhdl {statmach.vhd}
add_file -vhdl {ipcore_dir / tenths.ngc}
add_file -vhdl {dcm1.vhd}
add_file -vhdl {hex2led.vhd}
add_file -vhdl {decode.vhd}
add_file -vhdl {cnt60.vhd}