13.2 PlanAhead  –  PlanAhead工具是否支持Verilog Path设置中的相对路径?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.2 PlanAhead – PlanAhead工具是否支持Verilog Path设置中的相对路径?

描述

Doesthe PlanAhead工具是否支持VERILOG_DIR路径变量设置中的相对路径?

如果没有,当需要相对路径时,我该如何解决这个问题呢?

13.2 PlanAhead tooldoes不支持VERILOG_DIR路径变量中的相对目录路径。

此功能的主要用例是“自动”将包含的文件添加到PlanAhead工具项目,然后将所有文件导入到项目中。

要完成此任务,您必须:

  1. 将源作为外部文件添加到项目中。
  2. 将Verilog路径添加到项目中,作为现有包含路径的ABSOLUTE路径。换句话说,您必须手动将相对路径转换为绝对路径。
  3. 通过“add_files -scan_for_includes”或GUI等效项添加包含文件。
  4. 导入文件。
  5. 将Verilog路径更新为新的本地包含目录。

此问题已在PlanAhead 13.3软件中得到解决。

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