LogiCORE CPRI v3.2 / v4.1  – 支持具有不同线路速率的双核IP配置的最小Spartan-6是什么?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogiCORE CPRI v3.2 / v4.1 – 支持具有不同线路速率的双核IP配置的最小Spartan-6是什么?

描述

对于LogiCORE CPRI核心v3.2,支持具有不同线路速率的双核IP配置的最小Spartan-6 FPGA是什么?

使用不同线路速率的CPRI内核的双核配置将不适合xc6slx25t器件。

这是因为默认的双核配置需要两个可通过BUFIO从GTPA1访问的PLL。

xc6slx25t只有一个。

解决方法是执行以下操作:

  • 具有相同线速的双核配置,适合下一个最小的部分(xc6slx25t),
  • 要么

  • 具有不同线速的双核配置,必须适合下一个最小的部分(xc6slx45t)

对于LogiCORE CPRI – 发行说明和已知问题,请参阅(Xilinx答复36969)

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