描述
本答复记录包含有关Virtex-6 GTH收发器生产芯片的属性设置和初始化序列的信息。
解
1.生产硅的属性更新：
需要在生产芯片的GTH包装器中进行的属性和端口更新：
| 属性 | 值 | ||||||
| PLL_CFG0 [15：6] | 27Fh （1） | ||||||
| PLL_CFG1 | 81C0h | ||||||
| DLL_CFG0 | 8202h | ||||||
| MISC_CFG | 0008H | ||||||
| RX_CFG0_LANE <N> | 0500H | ||||||
| RX_CFG1_LANE <N> | 821Fh | ||||||
|
RX_CFG2_LANE <N> |
1001H |
||||||
| RX_CTLE_CTRL_LANE <N> |
[7：4] = ctle_peak ctle_peak是信道丢失的函数。 对于奈奎斯特，每0.5 dB信道丢失，ctle_peak（十进制）= 3 + 1代码 默认值：008Fh（假设2.5 dB信道丢失） |
||||||
| RX_CDR_CTRL1_LANE <N> | 4200h | ||||||
| RX_PI_CTRL0 | D2F0h | ||||||
| TERM_CTRL_LANE <N> | 5007h | ||||||
| TX_CFG0_LANE <N> | 203Dh | ||||||
| TX_PREEMPH_LANE <N> |
[7：4] = post_cursor [3：0] = pre_cursor pre / post_cursor设置取决于通道 默认值：00A1h |
||||||
| PCS_MISC_CFG_0_LANE <N> |
当TXRATE = 2’b00时1116h 当TXRATE = 2’b01时1117h 当TXRATE = 2’b10时1114h 当TXRATE = 2’b11时1114h |
||||||
| LANE_PWR_CTRL_LANE <N> | 0400H | ||||||
| RX_LOOP_CTRL_LANE <N> | 007FH | ||||||
|
RX_AEQ_VAL0_LANE <N> |
03C0h |
||||||
| RX_AEQ_VAL1_LANE <N> |
0000H 将DFE设置为AUTO模式 |
||||||
| RX_AGC_CTRL_LANE <N> |
[15：6]：保留，系到10’h0 [5]：AGC手动启用 [4：0]：AGC手动值（取决于发送信号幅度和信道差分插入损耗） 以下建议用于小于8 dB的信道差分插入损耗
（*）如果未达到可接受的BER，请使用全范围设置 在大多数情况下，GTH工作时间很短，预计摆动高于450mV pkpk – 这就是为什么AGC默认设置为“自动模式”的原因：0000h |
||||||
| TX_CFG1_LANE <N> | 0F00H | ||||||
| TX_CLK_SEL1_LANE <N> | 2121h | ||||||
| TX_CFG2_LANE <N> |
当TXRATE = 2’b00时0081h 其他值为TXRATE的0001h |
笔记：
- 位[5：0]表示GTH Quad中PLL的反馈分频器，应根据GTH用户指南 （UG371）中的建议进行设置，请参见“公共协议的PLL设置”部分。
| 属性 | PMA环回 | 其他模式
（默认） |
| PMA_LPBK_CTRL_LANE <N> [1：0] | 2’b10 | 2’b00 |
| SLICE_CFG | 0003H | 0000H |
| LANE_AMON_SEL | 0100H | 00F0h |
上面提到的生产芯片的属性和端口更新是由ISE Design Suite 13.1更新正式发布的Virtex-6 FPGA GTH收发器向导版本v1.8本机生成的。
请注意，这些属性设置只能用于生产芯片，而不能用于ES。生产硅的比特流不能与ES一起使用，反之亦然。
2.更新生产硅的初始化顺序：
以下时序图说明了在上电或向收发器发出GTHRESET后应遵循的初始化序列：
![图片[1]-Virtex-6 FPGA GTH收发器 – 生产HXT，属性和初始化序列的更新-Xilinx-AMD社区-FPGA CPLD-ChipDebug](/upfiles/AR40902_1.jpg)
下面的链接提供了由向导生成的生产芯片初始化代码的早期版本。
这是由ISE Design Suite 13.1更新正式发布的Virtex-6 FPGA GTH收发器向导版本v1.8本机生成的。
码：
Verilog： v6_gthwizard_v1_6_gth_reset.v
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