Xilinx时序分析解决方案中心 – 热门问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Xilinx时序分析解决方案中心 – 热门问题

描述

以下答案记录涵盖了当前已知问题以及与时序分析相关的常见问题。

注意:此答复记录是Xilinx时序分析解决方案中心(Xilinx答复40832)的一部分 。 Xilinx时序分析解决方案中心可用于解决与时序分析相关的所有问题。无论您是尝试在新设计上设置时序约束还是对时序错误进行故障排除,都可以使用时序分析解决方案中心来指导您获取正确的信息。

最知名问题(按版本)

9.x中
(Xilinx答复29069) – 9.1.03时序分析器 – 在Spartan 3A-DSP中使用MicroBlaze时产生的时序错误

10.x中
(Xilinx答复22481) – 10.1时序分析器 – 我无法对Virtex-5执行电压和温度等级。为什么?
(Xilinx答复25309) – 10.1时序分析器 – 无法从HTML版本的时序报告中复制
(Xilinx答复30018) – 10.1技术查看器/时序分析器交叉探测 – 交叉探测的转换Schematic/探索视图中的输入上未连接LOCALBUF
(Xilinx答复30043) – 10.1时序分析器 – 技术视图的交叉探测相关路径为空
(Xilinx答复30335) – 10.1时序分析器/约束编辑器/布局规划编辑器/ PACE – 通过命令行启动会导致多个问题(崩溃到不正确的文件)
(Xilinx答复30505) – 10.1时序分析器 – 关闭时序分析器为未保存的报告生成临时文件名
(Xilinx答复30508) – 10.1时序分析器 – 时序分析器在与UCF更改不同步时不通知我
(Xilinx答复30537) – 10.1时序分析/ Virtex-5 – 当我在Virtex-5 DSP48E中未启用MREG时,为什么时序分析器无法发出最大周期警告?
(Xilinx答复30624) – 10.1时序分析器 – OFFSET OUT约束的负余量值导致“无效松弛公式”对话框
(Xilinx答复31094) – 10.1时序分析器 – FATAL_ERROR:时序:bastwgraphedit.c:2262:1.36.2.4,带有多个FROM:TOs
(Xilinx答复31106) – 10.1时序分析器 – 使用TA打开旧项目调用多条消息以使用项目导航器更新项目
(Xilinx答复31113) – 10.1时序分析器 – 我无法从时序分析器到实际布局图(FPI)或几个新部件的Schematic查看器进行探测
(Xilinx答复31114) – 10.1时序分析器 – 用于Floorplan Implemented(FPI)和Translated netlisd视图的上下文菜单交叉探测链接显示为灰色
(Xilinx答复31124) – 10.1时序分析器 – 未指定TWX文件时启动独立版本
(Xilinx答复31530) – 10.1时序分析器 – 时序报告的“时间表表”部分中的链接不起作用

11.x的
(Xilinx答复17501) – 11.1时序分析器 – 交叉探测与FPGA编辑器不兼容
(Xilinx答复29885) – 11.1已知问题 – 时序分析器 – 时序改进向导中的误导信息
(Xilinx答复30032) – 11.1已知问题 – 时序分析器交叉探测 – 时序路径未显示在Technology-Exploration窗口中
(Xilinx答复30036) – 11.1已知问题 – 时序分析器交叉路径 – 在xprobe到Floorplan / Schematic期间通过slice / BEL显示多条路径/连接
(Xilinx答复30063) – 11.1已知问题 – 约束编辑器/时序分析器 – 从时序分析器“编辑约束”时编辑错误的时序约束
(Xilinx答复30503) – 11.1已知问题,时序分析器 – 多个UCF文件未显示在时序分析器中
(Xilinx答复30506) – 11.1已知问题 – 时序分析器 – 时序分析器无法为具有多个UCF文件的设计打开约束编辑器
(Xilinx答复31798) – 11.1版本说明 – 时序分析器 – 11.1 Tcl shell不支持时序分析器
(Xilinx答复32325) – 11.1已知问题 – 时序分析,Virtex-5 – 为什么在使用CRC32组件时,时序分析器无法发出最大周期警告?
(Xilinx答复32844) – 11.1时序分析器 – 保存完成后,“保存到报告”消息将保留在控制台中
(Xilinx答复32955) – 11.2时序分析器 – 时钟偏差计算忽略PERIOD约束上的PRIORITY关键字
(Xilinx答复33113) – 11.2时序分析器 – 自动生成的约束报告clk到pad的值不正确
(Xilinx答复33292) – 11.2时序分析器 – Spartan-6 FPGA – 时序分析器报告LX25和LX45之间的大时钟偏差
(Xilinx答复33765) – 11.1时序分析器 – NET PERIOD时钟到达时间改变

其他
(Xilinx答复23298) – Virtex-4 ISERDES / OSERDES – RST恢复和移除时间不包含在数据表中或由Timing Analyzer工具分析

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