Virtex-6 GTX  –  PIPE规格中的pkpk差分摆幅值与用户指南中的相应值不匹配-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Virtex-6 GTX – PIPE规格中的pkpk差分摆幅值与用户指南中的相应值不匹配

描述

(UG366)规定,当TXMARGIN为100时,pkpk差分电压摆幅为100-200mv以实现全摆幅。

但是在PIPE规范中,相应的值为200-400mv。

为什么用户指南与PIPE规范不同?

此值是供应商定义的。

如果将TXDIFFCTRL设置为0010,则将导致pkpk差分摆幅为310 mV,其范围为200-400mv。

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