Project Navigator – 我可以为自动生成的文件添加公司和工程师名称吗？

描述

无论何时创建新的VHDL，Verilog或Testbench文件，都会给出很少的信息，如下所示。我希望生成的文件中的值能够自动填充我公司和用户特定的数据。

可以这样做吗？

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– 公司：
– 工程师：
–
– 创建日期：15：45：47 02/10/2011
– 设计名称：
– 模块名称：删除 – 行为
– 项目名：
– 目标器件：
– 工具版本：
– 说明：
–
– 依赖关系：
–
– 修订：
– 修订版0.01 – 创建文件
– 补充评论：
–
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解

不，Project Navigator没有办法为这些生成的文件提取用户特定的数据。

您可以使用以下文件为三个生成的模板硬编码自己的一些数据：

％XILINX％\ ISE \ data \ projnav \ scripts \ dpm_sourceTasks.Tcl，第713行 – VHDL模块

％XILINX％\ ISE \ data \ testbnch2.tcl- VHDL Testbench

％XILINX％\ ISE \ data \ projnav \ scripts \ dpm_sourceTasks.Tcl，第622行 – Verilog模块