13.4 PlanAhead – 如果在VHDL顶级设计中将IP Catalog HDL类型设置为Auto，则无法创建MIG内核

描述

我正在尝试在PlanAhead工具中生成MIG DDR3内核，并将其实例化为VHDL顶级设计。

但是，即使IP目录HDL类型设置为“自动”，MIG也不会打开，并发生以下错误：

MIG不支持项目设置中的“设计输入”字段。使用Verilog进行设计输入。您需要在Xilinx Core Generator项目设置中进行此更改。

为什么会这样？

解

MIG 3.3不支持VHDL。

但是，由于IP目录HDL类型设置为Auto，即使顶级RTL源是VHDL，MIG仍应能够输出设计的Verilog版本，以便可以在VHDL顶层实例化它PlanAhead工具。

要解决此问题，请将IP Catalog HDL类型设置为Verilog（而不是Auto）以创建MIG IP内核。