描述
此答复记录列出了ISE Design Suite 13.x版本中PlanAhead工具的已知问题。
每个已知问题都包含指向另一个答案记录的链接，其中包含有关该问题的其他信息
解
PlanAhead 13.4中的突出已知问题
（Xilinx答复34877） – PlanAhead工具在相对于PlanAhead许可证位置的其他服务器上找不到浮动PR许可证
（Xilinx答复36251） – PlanAhead工具正确地允许用户更改输入上的转换和驱动器属性并将它们导出到“.ucf”文件
（Xilinx答复38335） – 如果PATH包含双引号括号内的目录，则PlanAhead工具无法在Windows操作系统上启动
（Xilinx答复38711） – 在I / O规划项目中，PlanAhead工具无法为带有通配符的名称创建I / O端口
（Xilinx答复40619） – 如果在VHDL顶层设计中将IP Catalog HDL类型设置为Auto，则无法创建MIG内核
（Xilinx答复40710） – 当桌面上有映射驱动器时，打开项目会导致内部异常
（Xilinx答复41668） – 不支持DIFF_TERM作为LVDS输入的I / O属性
（Xilinx答复42010） – 无法一步设置多个I / O属性
（Xilinx答复42152） – 7系列的一些无效MAP选项是可选择的（但不使用）。
（Xilinx答复42470） – 交互式DRC可防止在封装视图中纠正引脚布局错误
（Xilinx答复42656） – 某些Tcl’help ‘命令会导致意外错误
（Xilinx答复42700） – “更多颜色”选项不能在Linux 64位上使用
（Xilinx答复42733） – 通过综合设置定义新策略时，不保存综合“更多选项”值
（Xilinx答复43310） – 由于Java 1.6失败，PlanAhead工具无法在某些Windows 64位系统上启动
（Xilinx答复43759） – PlanAhead工具不会在实现运行之间保存Bitgen选项
（Xilinx答复45436） – IP目录显示“ERROR：IPData’xilinx.com：ip：<IP name>’addPart发现重复的ISE系列：aartix7”
（Xilinx答复45458） – 在PlanAhead中重置3.4 MIG IP内核会删除所有核心文件
（Xilinx答复45465） – 在I / O规划中删除部件兼容性设置不会删除相关的约束
（Xilinx答复45468） – 在Tcl中引用指向已删除端口的指针，导致和意外错误
（Xilinx答复46406） – 加载RTL问题惰性“xlicmgr无法读取加密文件：ERROR：sim：928”消息用于加密文件
（Xilinx答复46522） – 如果文件中的EDIF关键字为大写，则将EDIF源文件添加到项目失败并显示解析错误
PlanAhead 13.2中已解决的已知问题
（Xilinx答复34801） – 在“PlanAhead”工具下启动“核心生成器”对话框
（Xilinx答复40811） – 网络设计的“设置ChipScope向导”失败
（Xilinx答复40901） – PlanAhead工具报告Spartan-3E器件的使用不正确
（Xilinx答复40963） – TIG路径列在Unconstrained Paths下
（Xilinx答复41055） – 重置约束在EDIF项目上给出了不需要的错误
（Xilinx答复41056） – 无法将特定的可重配置分区设置为活动
（Xilinx答复41074） – 安装在带空格的路径中时，PlanAhead工具无法启动
（Xilinx答复41082） – 即使在取消进程后，IP核自定义GUI也会打开
（Xilinx答复41128） – 对于导入的ISE项目，“忽略位置约束”选项被错误地设置为TRUE
（Xilinx答复41132） – RM属性面板显示所有可重配置模块的Blackbox
（Xilinx答复41134） – 时序报告，在Windows操作系统上将结果写入文件失败
（Xilinx答复41154） – 可重配置模块错误地允许多个UCF文件
（Xilinx答复41157） – 尝试删除可重配置模块的源文件会导致递归选项框
（Xilinx答复41167） – 如果XILINX环境变量设置不正确，则综合似乎挂起
（Xilinx答复41170） – 未使用导入的Synplify项目的-include_dir选项
（Xilinx答复41172） – PlanAhead工具无法将存档项目保存到根目录
（Xilinx答复41202） – 导入Synplify项目不导入源文件
（Xilinx答复41247） – PlanAhead工具无法识别BitGen中的Data2mem故障
（Xilinx答复41454） – PlanAhead工具不能很好地处理进位链交换
（Xilinx答复41513） – 如果文件名或路径包含双字节（Unicode）字符， 则以无提示方式将源文件添加到项目中
（Xilinx答复41521） – 如果.ucf中存在语法错误，则忽略约束
（Xilinx答复41604） – 当未使用的ICON内核控制端口连接到GND时，会产生一个神秘的错误
（Xilinx答复41618） – 如果在32位Windows上运行，SSN预测器边距不正确
（Xilinx答复41720） – 导入MIG设计时详细说明HDL设计错误
（Xilinx答复41753） – 如果指定为十六进制字符串（例如0X002F），则忽略EDIF中指定的INIT值。
（Xilinx答复41815） – PlanAhead工具无法通过OLOGIC元件处理路径
（Xilinx答复42039） – 在PlanAhead中，Pblock没有正确点亮
（Xilinx答复42041） – 未保存ChipScope match_units属性值
（Xilinx答复42078） – PlanAhead工具无法在RHEL 5.6平台上打开
（Xilinx答复42114） – 如果设计在更改期间打开，则PR项目的设计运行中会出现致命错误
（Xilinx答复42151） – 时序报告显示失败的路径，以ms为单位而不是ns
（Xilinx答复42248） – 导入布局布线结果会对特定设计产生“意外错误”
（Xilinx答复42471） – 虚拟电源/ GND引脚错误地降低了SSN余量
（Xilinx答复42473） – 时序参数延迟名称交叉探测不适用于7系列
（Xilinx答复42475） – DIFF_HSTL_I_DCI输出缺失的规则/数据以捕获人力资源Bank中的非法放置
（Xilinx答复42669） – 无法在PlanAhead中编辑大文本文件
（Xilinx答复42680） – PlanAhead工具允许将NCF文件归类为UCF文件，从而导致解析错误
（Xilinx答复42696） – 设置具有非常大值的循环计数会显示意外结果
（Xilinx答复42710） – 使用-copy_sources在Tcl中运行综合不会复制包含导致综合失败的包含文件
（Xilinx答复42714） – 使用“全局包含”文件的设计无法使用“自动顶部”功能进行正确编译
（Xilinx答复43400） – Spartan-6器件的默认Vccaux错误地设置为3.3V
PlanAhead 13.3中已解决的已知问题
（Xilinx答复41101） – 导入.xise项目时，PlanAhead工具不会从宏搜索路径添加网表
（Xilinx答复41166） – PlanAhead工具不支持VERILOG_DIR路径变量中的相对目录路径
（Xilinx答复41754） – 使用内部表示法的CLOCK_DEDICATED_ROUTE约束被更改;结果放置错误：1205
（Xilinx答复42343） – 7系列DRC无法正确处理IODELAY_GROUP属性存在多个IDELAYCTRL
（Xilinx答复42348） – 显示连接并未显示某些高扇出网络的完全连接
（Xilinx答复42657） – 当声明器件不支持SSN时，PlanAhead工具提供应用程序异常而不是简单消息
（Xilinx答复42694） – PlanAhead工具未在综合PRJ文件中正确排序源文件
（Xilinx答复42698） – PlanAhead工具读取已从EDIF项目中删除的文件
（Xilinx答复42703） – DRC发出有关由XST综合自动添加的PORTPROP属性的警告
（Xilinx答复43108） – GTHE2_COMMON原语被识别为黑盒子
（Xilinx答复43112） – xc7a30t器件没有有效的封装组合
（Xilinx答复43114） – 7vx1140t和7a30t器件的器件资源估算总值不正确
（Xilinx答复43315） – 无法通过NGDBuild读取OBUFDSin UCF的LOC约束
（Xilinx答复43378） – 自动LUT /逻辑优化结果INIT字符串错误
（Xilinx答复43399） – 用户选择“不再显示我”后，无法再打开自动排序配置管脚对话框
（Xilinx答复44263） – 当设置了无效的LANG环境变量值时，PlanAhead也会出现问题
（Xilinx答复45384） – 通过PlanAhead IP目录生成的三重SDI或CIC编译器内核为综合提供了不需要的文件
（Xilinx答复45413） – 自定义命令如果更改运行过程，则无法提交更改
（Xilinx答复45466） – 在“库”视图中移动源时可以挂起
（Xilinx答复45470） – “[约束5]无法在站点U36找到终端’my_sig_P’，GT的时钟信号无效站点”
PlanAhead 13.4中已解决的已知问题
（Xilinx答复38057） – DRC警告声明Vcco / Vccaux需要是特定值，即使UCF具有此设置
（Xilinx答复40475） – 通过PlanAhead工具打开IP核自定义GUI的速度很慢
（Xilinx答复42257） – 无效的组件集会禁用整个约束
（Xilinx答复42609） – 发出错误，“发生磁盘写入失败”而不尊重哪个安装文件需要写入权限
（Xilinx答复44873） – 关闭PlanAhead后，不会保留自定义编辑器的路径
（Xilinx答复44968） – 导入XST流分区ncd会导致NGDBUILD错误
（Xilinx答复45052） – Netgen在Synplify生成的EDIF上创建了分布式RAM模型的端口不匹配
（Xilinx答复45250） – 网表资源估算中的7系列GT计数不正确
（Xilinx答复45472） – 无法删除在列选择模式中选择的文本
（Xilinx答复45476） – 在64位窗口操作系统上，32位PlanAhead限制为小于2 GB的内存
（Xilinx答复45475） – 如果PlanAhead IP目录中不存在核心版本，PlanAhead工具无法导入现有IP核
（Xilinx答复45477） – 当目录路径太长时，PlanAhead工具报告没有理由无法归档项目
（Xilinx答复45511） – 在Netlist视图中选择一些原语时会发生内部异常
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