描述
xilinx.com上的ISE Design Suite 13.x发行说明和许可指南包含安装说明，系统要求以及与ChipScope Pro工具相关的其他一般信息。此已知问题答复记录是发行说明文档的补充，其中包含有关ChipScope Pro工具中已知问题的信息的链接，并提供有关何时解决这些问题的详细信息。
解
13.4已解决的问题
（Xilinx答复44089） Kintex-7 GTX IBERT – RX均衡标签不正确，应称为终端电压
（Xilinx答复43548） ChipScope 13.2-运行核心插入器流时，MAP中出现以下错误 – 错误：TSDatabase：19
（Xilinx答复42757） Virtex-7，Kintex-7,13.2,13.3 – GTX IBERT-“错误：Bitgen：342”在GTX IBERT核心的比特流生成期间发生
（Xilinx答复44191） 13.3：Kintex-7 / Virtex-7 – ChipScope IBERT – 使用KC705或VC707板配置设置文件导致实现错误
（Xilinx答复44628） 13.3，Virtex-7，GTX IBERT – 使用基于Quad的协议选择时，必须连接GTX_QUAD的通道3或
异步操作将失败
（Xilinx答复44649） Kintex- 7,13.3 – GTX IBERT – QPLL锁定状态未定期更新，可能导致错误读取
（Xilinx答复44648） Kintex-7,13.3 – IBERT GTX – QPLLREFCLKSEL始终选择REFCLK0
（Xilinx答复44801） Virtex-6,13.3，GTX IBERT – 右侧GTX收发器不链接
（Xilinx答复44879） Kintex- 7,13.3 ，GTX IBERT – “错误：sim – 无法生成ASYSchematic符号。”
（Xilinx答复44963） Virtex-6 CXT，13.3，GTX IBERT – 如果项目选项设置为CX75T，CORE Generator工具中的IBERT GUI不会启动
（Xilinx答复45123） 13.3 Kintex-7，Virtex-7 ChipScope GTX IBERT – RXDFELPMRESET_TIME设置错误
（Xilinx答复45097） 13.2,13.3 Kintex-7 GTX IBERT – 如果使用不同的时钟源，多个参考时钟的设计将失败
（Xilinx答复44881） Spartan- 6,13.4及更早版本，分析器中的GTP IBERT-TX Diff输出摆幅值与GTP用户指南值不匹配
（Xilinx答复44691） Kintex- 7,13.3和13.4，GTX IBERT – IBERT生成的示例项目将无法使用implement.sh脚本实现
（Xilinx答复44663） Virtex-6,13.3和13.4，GTX IBERT – 取消选中“生成比特流”选项会导致内核生成失败
（Xilinx答复44645） 13.3和13.4，Virtex-6，ML605 – GTX IBERT – “ml605 bank113fmchpc”电路板配置设置错误地设置refclk
13.4 ChipScope Pro的已知问题：
（Xilinx答复43903） ChipScope – 由于“java.lang.OutOfMemoryError”错误，在转到ILA参数页面后，核心插入器冻结
（Xilinx答复41262） 13.x ChipScope，CORE Generator – 选择7系列器件时，升级内核失败
（Xilinx答复42856） 13.x ChipScope Pro分析仪 – 清除以前的项目设置适用于JTAG链中的所有器件
（Xilinx答复44190） 13.x：ChipScope Pro – ATC2核心 – 关键警告：无法解析非原始黑盒子单元’OPAD’
（Xilinx答复45218） 13.x – ChipScope Analyzer：当CDC和位文件位于包含空格的目录中时，网络名称未正确导入
13.4 ChipScope IBERT的已知问题：
（Xilinx答复43747） Kintex-7 IBERT GTX（13.2及更高版本） – Core允许一些不支持的线速与QPLL用于初始ES芯片
（Xilinx答复42464） Kintex-7，ChipScope Pro – IBERT（13.2及更高版本） – Kintex-7核心限制和对早期硅的支持
（Xilinx答复44664） Virtex-5 GTP – 针对Virtex-5 LX20T器件时1Gbps线速不起作用
（Xilinx答复44624） Virtex-5，GTP / GTX IBERT CORE Generator – PREEMPHASIS的IBERT扫描测试不起作用
（Xilinx答复45381） 45381 – ChipScope GTX IBERT，Virtex-5 FXT / TXT-对DFETAP值执行扫描测试无法正常工作
（Xilinx答复45648） 13.1,13.2,13.3,13.4 – Virtex-7 / Kintex-7 – 在GTX中使用KC705或VC705“板配置设置”IBERT使用不正确的IO标准用于系统时钟
（Xilinx答复45674） 13.4及更早版本 – Virtex-7和Kintex-7 – 具有562.5MHz refclk的GTX IBERT内核可能导致映射错误
（Xilinx答复45656） 13.4 – Kintex-7 – GTX IBERT – 使用通用ES芯片时，QPLL不会锁定8Gbps线速
13.3已解决的问题
（Xilinx答复42837） 13.2 ChipScope IBERT – 电路板配置设置的默认线路速率设置是无效速率
（Xilinx答复42839） 13.2当线路速率= 3.125 Gbps时，Kintex-7 GTX IBERT – TXOUT_DIV和RXOUT_DIV设置为错误值
（Xilinx答复42841） Virtex-6 GTX IBERT – 如何在IBERT内核的系统时钟上启用DIFF_TERM
（Xilinx答复42843） Virtex-6 GTX IBERT – 必须始终实例化某些QUAD才能使GT正常工作
（Xilinx答复42857） Kintex-7 GTX IBERT – 使用内部系统时钟源导致BitGen错误
（Xilinx答复43259） 13.x Virtex-6 GTH IBERT – IBERT内核运行半速率问题
（Xilinx答复43753） ChipScope分析仪 – 将波形导出为PDF时会截断长信号名称
（Xilinx答复43894） 13.2 ChipScope，Virtex-6 GTX IBERT – “错误：位置：1145”生成核心时出现无法清除的放置错误
（Xilinx答复43958） 13.2 ChipScope Pro – 插入器在针对Virtex-7器件时失败
（Xilinx答复44133） 13.2 Virtex-6 HXT GTH IBERT – 更改RXRATE和TXRATE的值不会改变线路速率
13.3 ChipScope Pro的已知问题 ：
（Xilinx答复43903） ChipScope – 由于“java.lang.OutOfMemoryError”错误，在转到ILA参数页面后，核心插入器冻结
（Xilinx答复43548） ChipScope 13.2运行核心插入器流时，MAP中出现以下错误 – 错误：TSDatabase：19
（Xilinx答复41262） 13.x ChipScope，CORE Generator – 选择7系列器件时，升级内核失败
（Xilinx答复42856） 13.x ChipScope Pro分析仪 – 清除以前的项目设置适用于JTAG链中的所有器件
（Xilinx答复44190） 13.3：ChipScope Pro – ATC2核心 – 关键警告：无法解析非原始黑盒子单元’OPAD’
（Xilinx答复45218）13.1,13.2,13.3 – ChipScope Analyzer：当CDC和位文件位于带空格的目录中时，网络名称未正确导入
（Xilinx答复45657） 13.3 – Spartan-6 – ChipScope Pro插入器 – 错误：安可：使用WebPACK时为175
13.3 ChipScope IBERT的已知问题 ：
（Xilinx答复44089） Kintex-7 GTX IBERT – RX均衡标签不正确，应称为终端电压
（Xilinx答复43747） Kintex-7 IBERT GTX（13.2及更高版本） – Core允许一些不支持的线速与QPLL用于初始ES芯片
（Xilinx答复42464） 13.2 ChipScope Pro IBERT – Kintex-7核心限制并支持1.0和1.1 Silicon
（Xilinx答复44065） Kintex-7 GTX IBERT – 硅版本下拉菜单是什么意思？
（Xilinx答复42757） Virtex-7，Kintex-7,13.2,13.3 – GTX IBERT-“错误：Bitgen：342”在GTX IBERT核心的比特流生成期间发生
（Xilinx答复44191） 13.3：Kintex-7 / Virtex-7 – ChipScope IBERT – 使用KC705或VC707板配置设置文件导致实现错误
（Xilinx答复44645） 13.3和13.4，Virtex-6，ML605 – GTX IBERT – “ml605 bank113fmchpc”电路板配置设置错误地设置refclk
（Xilinx答复44628） 13.3，Virtex-7，GTX IBERT – 使用基于Quad的协议选择时，必须连接GTX_QUAD的通道3或
异步操作将失败
（Xilinx答复44649） Kintex- 7,13.3 – GTX IBERT – QPLL锁定状态未定期更新，可能导致错误读取
（Xilinx答复44648） Kintex-7,13.3 – IBERT GTX – QPLLREFCLKSEL始终选择REFCLK0
（Xilinx答复44663） Virtex-6,13.3，GTX IBERT – 取消选中“生成比特流”选项会导致核心生成失败
（Xilinx答复44664） Virtex-5 GTP – 针对Virtex-5 LX20T器件时1Gbps线速不起作用
（Xilinx答复44624） Virtex-5，GTP / GTX IBERT CORE Generator – PREEMPHASIS的IBERT扫描测试不起作用
（Xilinx答复44801） Virtex-6,13.3，GTX IBERT – 右侧GTX收发器不链接
（Xilinx答复44691） Kintex- 7,13.3 ，GTX IBERT – IBERT生成的示例项目将无法使用implement.sh脚本实现
（Xilinx答复44879） Kintex- 7,13.3 ，GTX IBERT – “错误：sim – 无法生成ASYSchematic符号。”
（Xilinx答复44881） Spartan- 6,13.2和13.3，GTP IBERT – 分析器中的TX Diff输出摆幅值与GTP用户指南值不匹配
（Xilinx答复44963） Virtex-6 CXT，13.3，GTX IBERT – 如果项目选项设置为CX75T，CORE Generator工具中的IBERT GUI不会启动
（Xilinx答复45123） 13.3 Kintex-7，Virtex-7 ChipScope GTX IBERT – RXDFELPMRESET_TIME设置错误
（Xilinx答复45097） 13.2,13.3 Kintex-7 GTX IBERT – 如果使用不同的时钟源，多个参考时钟的设计将失败
（Xilinx答复45381） 45381 – ChipScope GTX IBERT，Virtex-5 FXT / TXT-对DFETAP值执行扫描测试无法正常工作
（Xilinx答复45646） 13.1,13.2,13.3 – Kintex-7 / Virtex-7 – 使用32位DATA_WIDTH时GTX IBERT不起作用
（Xilinx答复45648） 13.1,13.2,13.3,13.4 – Virtex-7 / Kintex-7 – 在GTX中使用KC705或VC705“板配置设置”IBERT使用不正确的IO标准用于系统时钟
（Xilinx答复45674） 13.4及更早版本 – Virtex-7和Kintex-7 – 具有562.5 MHz refclk的GTX IBERT内核可能导致映射错误
13.2已解决的问题：
（Xilinx答复40486） 13.1 ChipScope Pro IBERT – NGDBuild的生成失败，出现“ERROR：NgdBuild：604”和“ERROR：NgdBuild：456”
（Xilinx答复39512） 12.x / 13.x ChipScope IBERT GTH – “错误：sim – runPar：IBERT：par：此设计的时序未得到满足……”
（Xilinx答复40811） 13.1 ChipScope，PlanAhead – “警告：[HD-Tcl 3]没有网络匹配’＆lt; connect_debug_port cs_ila_0_0 / TRIG0 [get_nets -match_style ucf {module_name \ / net_name}]警告：[HD-Tcl 3]否n＆gt;’。错误：’网络’的值无效“
（Xilinx答复40855） 12.x / 13.1 ChipScope IBERT – Virtex-6 GTX属性TERMINATION_OVRD设置错误为TRUE
（Xilinx答复41734） 12.x / 13.1 ChipScope IBERT – Virtex-6 GTH收发器生产芯片支持
（Xilinx答复39660） 13.1及更早版本 – ChipScope Inserter报告某些器件的块RAM数量不准确
13.2 ChipScope Pro的已知问题 ：
（Xilinx答复42856） 13.x ChipScope Pro分析仪 – 清除以前的项目设置适用于JTAG链中的所有器件
（Xilinx答复41262） 13.x ChipScope，CORE Generator – 选择7系列器件时，升级内核失败
（Xilinx答复43548） ChipScope 13.2运行核心插入器流时，MAP中出现以下错误 – 错误：TSDatabase：19
（Xilinx答复43753） ChipScope分析仪 – 将波形导出为PDF时会截断长信号名称
（Xilinx答复43894） 13.2 ChipScope，Virtex-6 GTX IBERT – “错误：位置：1145”生成核心时出现无法清除的放置错误
（Xilinx答复43958） 13.2 ChipScope Pro – 插入器在针对Virtex-7器件时失败
（Xilinx答复43903） ChipScope – 由于“java.lang.OutOfMemoryError”错误，在转到ILA参数页面后，核心插入器冻结
（Xilinx答复44279） 13.2 ChipScope插入器 – 无法接受超过8192的数据深度
（Xilinx答复45218）13.1,13.2,13.3 – ChipScope Analyzer：当CDC和位文件位于带空格的目录中时，网络名称未正确导入
13.2 ChipScope IBERT的已知问题 ：
（Xilinx答复42757） 13.2 IBERT – “错误：Bitgen：342在Kintex-7 IBERT的bitgen期间发生”
（Xilinx答复42464） 13.2 ChipScope Pro IBERT – Kintex-7核心限制并支持1.0和1.1 Silicon
（Xilinx答复42837） 13.2 ChipScope IBERT – 电路板配置设置的默认线路速率设置是无效速率
（Xilinx答复42839） 13.2当线路速率= 3.125 Gbps时，Kintex-7 GTX IBERT – TXOUT_DIV和RXOUT_DIV设置为错误值
（Xilinx答复42841） Virtex-6 GTX IBERT – 如何在IBERT内核的系统时钟上启用DIFF_TERM
（Xilinx答复42843） Virtex-6 GTX IBERT – 必须始终实例化某些QUAD才能使GT正常工作
（Xilinx答复42857） Kintex-7 GTX IBERT – 使用内部系统时钟源导致BitGen错误
（Xilinx答复43259） 13.x Virtex-6 GTH IBERT – IBERT内核运行半速率问题
（Xilinx答复43747） 13.2 Kintex-7 IBERT GTX – 内核允许一些不支持的线路速率和QPLL用于初始ES芯片
（Xilinx答复44089） Kintex-7 GTX IBERT – RX均衡标签不正确，应称为终端电压
（Xilinx答复44133） 13.2 Virtex-6 HXT GTH IBERT – 更改RXRATE和TXRATE的值不会改变线路速率
（Xilinx答复44881） Spartan- 6,13.2和13.3，GTP IBERT – 分析器中的TX Diff输出摆幅值与GTP用户指南值不匹配
（Xilinx答复45097） 13.2,13.3 – Kintex-7 GTX IBERT – 如果使用不同的时钟源，多个参考时钟的设计将失败
（Xilinx答复45381） 45381 – ChipScope GTX IBERT，Virtex-5 FXT / TXT-对DFETAP值执行扫描测试无法正常工作
（Xilinx答复45646） 13.1,13.2,13.3 – Kintex-7 / Virtex-7 – 使用32位DATA_WIDTH时GTX IBERT不起作用
（Xilinx答复45648） 13.1,13.2,13.3,13.4 – Virtex-7 / Kintex-7 – 在GTX中使用KC705或VC705“板配置设置”IBERT使用不正确的IO标准用于系统时钟
（Xilinx答复45674） 13.4及更早版本 – Virtex-7和Kintex-7 – 具有562.5MHz refclk的GTX IBERT内核可能导致映射错误
13.1 ChipScope Pro的已知问题：
（Xilinx答复40549） 13.1 ChipScope Pro Analyzer – 导入对话框在导入设置时显示“保存”
（Xilinx答复39647） 12.x / 13.1 ChipScope – 当目录名称太长时生成ChipScope核心
（Xilinx答复39238） 12.x / 13.1 ChipScope ILA – ChipScope内核中的无约束路径报告中发现的定时错误
（Xilinx答复40693） 13.x / 12.x ChipScope – ILA中Spartan-6的最大数据深度设置
（Xilinx答复40811） 13.1 ChipScope，PlanAhead – “警告：[HD-Tcl 3]没有网络匹配’＆lt; connect_debug_port cs_ila_0_0 / TRIG0 [get_nets -match_style ucf {module_name \ / net_name}]警告：[HD-Tcl 3]否n＆gt;’。错误：’网络’的值无效“
（Xilinx答复45218）13.1,13.2,13.3 – ChipScope Analyzer：当CDC和位文件位于带空格的目录中时，网络名称未正确导入
（Xilinx答复39660） 13.1及更早版本 – ChipScope Inserter报告某些器件的块RAM数量不准确
13.1 ChipScope IBERT的已知问题 ：
（Xilinx答复40486） 13.1 ChipScope Pro IBERT – NGDBuild的生成失败，出现“ERROR：NgdBuild：604”和“ERROR：NgdBuild：456”
（Xilinx答复40547） 13.1 ChipScope IBERT – 当生成IBERT Virtex-6 GTX内核时，我看到以下消息 – “错误：sim – 无法评估Tcl命令::: xilinx :: sim :: generation :: generatePsfCore {chipscope_ibert_Virtex_gtx_v2_05_a} {chipscope_ibert} {ALL}“
（Xilinx答复39756） 12.4 / 13.x ChipScope IBERT – 如何在近端PMA环回中设置Virtex-6 GTH收发器？
（Xilinx答复39125） 12.4 / 13.1 Virtex-6 GTX IBERT – TX输出摆幅低于用户指南和特性报告
（Xilinx答复40855） 12.x / 13.1 ChipScope IBERT -Virtex-6 GTX属性TERMINATION_OVRD设置错误为TRUE
（Xilinx答复 39871 ） 12.x / 13.x ChipScope Pro IBERT，Virtex-5 GTX – CS分析器无法识别内核 – UNIT：1_0不支持（XSDB-512）
（Xilinx答复41838） 13.x ChipScope IBERT GTH – ChipScope分析仪似乎挂起或显示“ERROR – 器件1单元1_0：GTHE1_QUAD_X0Y0_0-XSDB接口的无效结构宽度可能已损坏”
（Xilinx答复40486） 13.1 ChipScope Pro IBERT – NGDBuild的生成失败，出现“ERROR：NgdBuild：604”和“ERROR：NgdBuild：456”
（Xilinx答复39512） 12.x / 13.x ChipScope IBERT GTH – “错误：sim – runPar：IBERT：par：此设计的时序未得到满足……”
（Xilinx答复41734） 12.x / 13.1 ChipScope IBERT – Virtex-6 GTH收发器生产芯片支持
（Xilinx答复42131） Virtex-6 FPGA GTH收发器 – 不正确的属性设置可能会影响性能
（Xilinx答复45381） 45381 – ChipScope GTX IBERT，Virtex-5 FXT / TXT-对DFETAP值执行扫描测试无法正常工作
（Xilinx答复45646） 13.1,13.2,13.3 – Kintex-7 / Virtex-7 – 使用32位DATA_WIDTH时GTX IBERT不起作用
（Xilinx答复45648） 13.1,13.2,13.3,13.4 – Virtex-7 / Kintex-7 – 在GTX中使用KC705或VC705“板配置设置”IBERT使用不正确的I / O标准用于系统时钟
（Xilinx答复45674） 13.4及更早版本 – Virtex-7和Kintex-7 – 具有562.5 MHz refclk的GTX IBERT内核可能导致映射错误
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