Spartan-6配置的设计咨询 – GCLK0输入在配置结束时可能出现故障

描述

当器件退出启动序列的最终状态时，GCLK0引脚可能会出现低电平。

如果使用以下I / O标准之一，则不会出现故障：

• LVCMOS25的约束条件为“CONFIG VCCAUX = 3.3;”
• 没有特定“CONFIG VCCAUX”设置的LVCMOS12_JEDEC，LVCMOS15_JEDEC，LVCMOS18_JEDEC，MOBILE_DDR或PCI33_3。

解

当配置控制器将此引脚的控制权传递回结构时，会发生GCLK0引脚故障。这是唯一受影响的全局时钟引脚，因为配置控制器可以将GCLK0引脚用作主模式的外部配置时钟（USERCCLK）。

在从配置控制器返回到结构的控制过程中，如果不使用上述I / O标准之一，则必须更改I / O中的电压轨驱动器。在电压轨驱动器转换期间，如果引脚接收逻辑高电平且结构信号下降到最大Vil，则结构将看到一个低电平，直到电压轨驱动器开关发生并且逻辑高电平恢复。

要解决此问题，关键逻辑可以在配置后延迟或复位，或移至另一个时钟输入.I / O标准也可以设置为上述I / O标准之一，不会导致电压轨驱动切换并消除故障。