Spartan-6 – ISERDES中的BITSLIP应该被断言多长时间？

描述

从Spartan-6 FPGA SelectIO资源用户指南 （UG381）中不清楚应该断言BITSLIP多长时间。

BITSLIP有哪些要求？

解

BITSLIP必须与CLKDIV同步，建议仅在1个CLKDIV周期内置为高电平。

对于CLKDIV的连续周期，BITSLIP可以保持高电平，这将导致多个Bitslip操作。

由于ISERDES的延迟，实际上您不会发出多个Bitslips，因为您需要在每次Bitslip操作后监视ISERDES输出以检查是否找到了训练模式。