描述
此主答复记录包含所有EDK 13.x答复记录的列表。该列表包含当前已知问题以及特定版本中已解决的问题。
解
13.4中的已知问题
已解决的问题13.4
| （Xilinx答复45108） | 13.3 EDK – 当我尝试打开项目时，XPS挂起 |
| （Xilinx答复45171） | 13.3 EDK，SDK – ld.exe：BFD 2.16断言失败 |
| （Xilinx答复45281） | 13.3 EDK，AXI_V6_DDRx – 仅在EDK 13.3中降低内存吞吐量 |
| （Xilinx答复43335） | 13.2 EDK – 我可以将Digilent电缆与SDK / XMD一起使用吗？ |
| （Xilinx答复38174） | 12.2 EDK，MPMC 6.01a – “警告：路由：436 – 路由器检测到不可路由的情况……” |
| （Xilinx答复40257） | 13.1 EDK – GUI问题 |
13.3中的已知问题
| （Xilinx答复43967） | 13.3 EDK – KC705 Base System Builder（BSB）已知问题 |
| （Xilinx答复44088） | 13.3 EDK，AXI_V6_DDRx – 使用ECC时外部存储器模型仿真失败 |
| （Xilinx答复44703） | 13.3 EDK，AXI_XADC – 在同步采样模式下，通道VCCAUX9（通道25）和VCCAUX15（通道31）的ADC B转换返回“0” |
| （Xilinx答复44579） | 13.2 EDK，AXI_HWICAP未捕获并正确存储中止状态 |
| （Xilinx答复44578） | 13.2 EDK，AXI_HWICAP – 从AXI HWICAP读取数据在仿真期间过早发生一个时钟周期 |
已解决的问题13.3
| （Xilinx答复44113） | 13.2 EDK，axi_emc – KC705闪存不起作用 |
| （Xilinx答复43775） | 13.2 EDK – AXI用户逻辑主控器的长度是否大于12？ |
| （Xilinx答复43457） | 13.2 EDK，AXI_DMA – axidma_v4_00_a示例’xaxidma_example_simple_intr.c’不正确 |
| （Xilinx答复43307） | 13.2 EDK：在EDK安装目录中找不到_mh文件 |
| （Xilinx答复43383） | 13.2 EDK – BSB生成的AXI_V6_DDRx的MHS参数对于第三方板不正确 |
| （Xilinx答复42860） | 13.2 EDK，AXI_Ethernet v3.00.a – 与EDK 13.2一起发布的核心v3.00.a的已知问题 |
| （Xilinx答复42778） | 13.2 EDK，AXI_IIC – 使用非零INERTIAL_DELAY时会错过ACK |
| （Xilinx答复42412） | 13.1 EDK，XPS_IIC – 当协议异常终止时，驱动程序示例代码不刷新Tx FIFO |
| （Xilinx答复42340） | 13.2 EDK，BSB – “错误：EDK – 未找到PARAMETER C_BASEADDR指定的BUS_INTERFACE S_AXI” |
| （Xilinx答复41376） | 13.1 EDK – SIM_DEVICE通用不包括对Spartan-6 FPGA的支持 |
| （Xilinx答复41254） | 13.2 EDK – “错误：HDLCompiler：443 – ”sysmon_adc_core.vhd“第250行：函数int_to_string并不总是返回值” |
| （Xilinx答复40302） | 13.1 EDK，XPS或AXI USB2器件错误：EDK – [axi / xps] _usb2_device_0 – 不能使用空字符串作为“/”的操作数 |
| （Xilinx答复40290） | 12.4 EDK，XPS_USB2_Device_v5.00a – “错误：Xst：1672 – TIMEGRP’TG_ulpi_0_clock_grp’已定义” |
| （Xilinx答复38389） | 12.3 EDK – 中断导致多次访问外设，破坏PowerPC 440设计上的数据 |
13.2中的已知问题
| （Xilinx答复41254） | 13.2 EDK – 错误：HDLCompiler：443 – “sysmon_adc_core.vhd”第250行：函数int_to_string并不总是返回一个值 |
| （Xilinx答复42860） | 13.2 EDK，AXI_Ethernet v3.00.a – 与EDK 13.2（PENDING）一起发布的核心v3.00.a的已知问题 |
| （Xilinx答复42906） | 13.2 EDK，MPMC – MPMC v6.04.a更改日志在哪里？ |
| （Xilinx答复42905） | 13.2 EDK，AXI互连 – 级联互连或ID主器件不在ISIM中仿真 |
| （Xilinx答复40500） | 12.1 EDK – CIP向导不生成Verilog示例 |
| （Xilinx答复38127） | 12.3 EDK – 在运行genace.tcl时，我收到以下错误：错误将“executable.svf”重命名为“C：/temp/executable.svf”权限被拒绝 |
| （Xilinx答复21533） | 12.1 EDK – 如何减小可执行程序（“.elf”文件）的大小？ |
| （Xilinx答复39491） | 12.3 EDK – “错误：EDK – microblaze_0（microblaze） – 表达式中的语法错误”$ value！= 0.0“：表达式结束时的额外标记” |
| （Xilinx答复38592） | 12.1 EDK – mb-gcc没有使用位域正确打包结构 |
已解决的问题13.2
| （Xilinx答复40290） | 12.4 EDK，XPS_USB2_Device_v5.00a – “错误：Xst：1672 – TIMEGRP’TG_ulpi_0_clock_grp’已定义” |
| （Xilinx答复37634） | 12.2 EDK，PPC440MC_DDR2 – 警告：EDK – ：C_PPC440MC_CONTROL的位8：9设置为00 |
| （Xilinx答复39456） | 用于PCI Express的Virtex-6 FPGA集成块封装器 – 延迟对准器解决方案 |
| （Xilinx答复40302） | 13.1 EDK，XPS或AXI USB2器件？错误：EDK – [axi / xps] _usb2_device_0 – 不能使用空字符串作为“/”的操作数 |
| （Xilinx答复39530） | 12.3 EDK，xps_timer v1.02.a – 两个定时器同时输出中断后不再产生中断 |
| （Xilinx答复40206） | 13.1 EDK，AXI_FIFO_MM_S – “错误：PhysDesignRules – 块RAMB18E1_RAMB18E1上的引脚连接和/或配置问题” |
| （Xilinx答复39459） | 12.4 EDK – My Base System Builder设计在SP605板上以100 MHz的时序失败 |
| （Xilinx答复41545） | 13.1 EDK，AXI_Ethernet_v2 – 在没有TVALID和TREADY的情况下通过TLAST断言传输节流错误 |
| （Xilinx答复40516） | 12.4 / 13.1 EDK AXI_Ethernet – AXI以太网硬件在核心复位后需要额外的延迟来访问寄存器 |
| （Xilinx答复40651） | 12.2 EDK，MPMC – Virtex-6中的DQS / DQS_n可能发生轻微过冲 |
| （Xilinx答案40650） | 12.2 EDK，MPMC，Virtex-6，DDR3 – 片上终端设置C_MEM_ODT_TYPE似乎无法正常工作。 |
| （Xilinx答复40653） | 12.2 EDK，MPMC – 减少了驱动器输出使能C_MEM_REDUCED_DRV未正确设置 |
| （Xilinx答复39449） | 12.3 EDK – 从XPS GUI中启动Questa |
| （Xilinx答复34381） | 12.1 EDK – 为什么SDK提供的lwIP echo服务器设计不起作用？ |
| （Xilinx答复40256） | 13.1 EDK – 为什么Create Import Peripheral（CIP）向导挂起？ |
| （Xilinx答复40139） | 12.1 EDK – make：*** [implementation / mb0_xps_reg_if_cntlr_wrapper.ngc]分段错误 |
| （Xilinx答复40430） | 12.4 EDK – 在CIP向导中未正确识别AXI IP复位信号 |
| （Xilinx答复40703） | 13.1 EDK – Xilflash和Xilisf库无法编译 |
| （Xilinx答复40682） | 13.1 EDK – 为什么SDK使用12 GB的交换内存？ |
| （Xilinx答复41281） | 13.1 EDK – 软件寄存器的读取数据在CIP向导生成的axi4_lite IP中保持不变 |
| （Xilinx答复41363） | 13.1 EDK – CIP向导生成的user_logic.v中的Bus2IP_Resetn极性不正确 |
| （Xilinx答复37102） | 12.4项目导航器 – XMP / XPS / EDK更改后，设计摘要未更新 |
| （Xilinx答复39489） | 12.3 EDK – lwIP Echo Server示例不适用于AXI Ethernet Lite系统 |
| （Xilinx答复36359） | 13.1 EDK – “错误：NgdBuild：76 – 文件”../implementation/pwm_lights_0_wrapper.ngc“不能……” |
13.1中的已知问题
| （Xilinx答复40258） | 13.x EDK – 13.x EDK目前有哪些补丁？ |
| （Xilinx答复39844） | 13.1 EDK – 如何断开AXI缓存线？ |
| （Xilinx答复40206） | 13.1 EDK，AXI_FIFO_MM_S – “错误：PhysDesignRules – 块RAMB18E1_RAMB18E1上的引脚连接和/或配置问题” |
| （Xilinx答复40207） | 13.1 EDK，AXI互连 – “错误：EDK：3900 – 互连不支持直接从1024位缩小尺寸” |
| （Xilinx答复40256） | 13.1 EDK – 为什么Create Import Peripheral（CIP）向导挂起？ |
| （Xilinx答复40257） | 13.1 EDK – GUI问题 |
| （Xilinx答复40302） | 13.1 EDK，AXI_USB2_Device – “错误：EDK – axi_usb2_device_0 – 不能使用空字符串作为”/“的操作数” |
| （Xilinx答复40424） | 13.1 EDK，AXI_Ethernet – 约束[system.ucf（85）]：NET“* / rx_client_clk”与任何设计对象都不匹配 |
| （Xilinx答复40682） | 13.1 EDK – 为什么SDK使用12 GB的交换内存？ |
| （Xilinx答复40703） | 13.1 EDK – 为什么Xilflash和Xilisf库无法编译？ |
| （Xilinx答复40863） | 13.1 EDK – 如何在MicroBlaze和LMB控制器中使用新的容错和ECC功能？ |
| （Xilinx答复39667） | 12.1 EDK – “错误：目标上不支持调试操作” |
| （Xilinx答复39489） | 12.3 EDK – lwIP Echo Server示例不适用于AXI Ethernet Lite系统 |
| （Xilinx答复40139） | 12.1 EDK – make：*** [implementation / mb0_xps_reg_if_cntlr_wrapper.ngc]分段错误 |
| （Xilinx答复40430） | 12.4 EDK – 在CIP向导中未正确识别AXI IP复位信号 |
| （Xilinx答复40682） | 13.1 EDK – 为什么SDK使用12 GB的交换内存？ |
| （Xilinx答复36359） | 13.1 EDK – “错误：NgdBuild：76 – 文件”../implementation/pwm_lights_0_wrapper.ngc“不能……” |
| （Xilinx答复41281） | 13.1 EDK – 软件寄存器的读取数据在CIP向导生成的axi4_lite IP中保持不变 |
| （Xilinx答复41363） | 13.1 EDK – CIP向导生成的user_logic.v中的Bus2IP_Resetn极性不正确 |
| （Xilinx答案40650） | 12.2 EDK，MPMC，Virtex-6，DDR3 – 片上终端设置C_MEM_ODT_TYPE似乎无法正常工作 |
| （Xilinx答复40651） | 12.2 EDK，MPMC – Virtex-6中的DQS / DQS_n可能发生轻微过冲 |
| （Xilinx答复40653） | 12.2 EDK，MPMC – 减少了驱动器输出使能C_MEM_REDUCED_DRV未正确设置 |
| （Xilinx答复39459） | 12.4 EDK – My Base System Builder设计在SP605板上以100 MHz的时序失败 |
| （Xilinx答复40516） | 12.4 / 13.1 EDK AXI_Ethernet – AXI以太网硬件在核心复位后需要额外的延迟来访问寄存器 |
| （Xilinx答复41545） | 13.1 EDK，AXI_Ethernet_v2 – 在没有TVALID和TREADY的情况下通过TLAST断言传输节流错误 |
| （Xilinx答复40206） | 13.1 EDK，AXI_FIFO_MM_S – “错误：PhysDesignRules – 块RAMB18E1_RAMB18E1上的引脚连接和/或配置问题” |
| （Xilinx答复39530） | 12.3 EDK，xps_timer v1.02.a – 两个定时器同时输出中断后不再产生中断 |
| （Xilinx答复39300） | 12.3 EDK，PLBv46_PCIe v4.05.a – 在Root Complex模式下不起作用 |
| （Xilinx答复39456） | 用于PCI Express的Virtex-6 FPGA集成块封装器 – 延迟对准器解决方案 |
| （Xilinx答复37634） | 12.2 EDK，PPC440MC_DDR2 – 警告：EDK – ：C_PPC440MC_CONTROL的位8：9设置为00 |
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