XST的设计助手 – 帮助在RTL中应用约束

描述

请参阅此答复记录，以获取在RTL中应用约束的帮助。

注意：本答复记录是Xilinx XST解决方案中心（Xilinx答复38927）的一部分 。 Xilinx XST解决方案中心可用于解决与XST相关的所有问题。无论是开始新设计还是解决问题，请使用XST解决方案中心来指导您获取正确的信息。

解

某些XST约束不仅可以全局应用，还可以应用于RTL代码中的某些模块，实例或信号。以下是RTL代码中应用的约束语法的一般描述。

• VHDL

可以使用VHDL属性在VHDL代码中指定约束。它由两部分组成，属性声明和属性规范。

attribute constraint_name：string;

object_name的属性constraint_name：{component | label | entity | signal | variable}是constraint_value;

例子：

实体example1是

港口 （……）;

attributekeep_hierarchy string;

attributekeep_hierarchyofexample1：entity isyes;

结束example1;

architecturearch1 ofexample1是

……

属性保持字符串;

attributekeepofsignal1：signal istrue;

component1的属性keep_hierarchy：component为yes;

开始
……

结束arch1;

• 的Verilog

Verilog属性以括号和星号为界。

（* attribute_name =“attribute_value”*）

例子：

（* keep_hierarchy =“是”*）

模块顶部（……）;

……

（* keep =“true”*）reg [1：0] a_reg;

……

endmodule

有关RTL代码中任何XST约束语法的更多信息，请参阅UG627 / 687-XST用户指南（Xilinx答复38931） 。

有关VHDL和Verilog代码中的约束条目方法的更多信息，请参阅UG625-Constraints Guide中的“Xilinx约束的第2章 – 进入策略”。