12.3 EDK,plb_v46  – “错误:MDT  – 参数C_PLBV46_NUM_MASTERS的值为0,不在范围内(1:16)”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.3 EDK,plb_v46 – “错误:MDT – 参数C_PLBV46_NUM_MASTERS的值为0,不在范围内(1:16)”

描述

我正在尝试为EDK设计生成网表,但收到以下错误:

“错误:MDT – /pcores/plb_v46_v1_03_a/data/plb_v46_v2_1_0.mpd第35行 – 参数C_PLBV46_NUM_MASTERS的值为0,不在MPD中指定的范围(1:16)”

我该如何解决这个错误?

PLBv46上可用的主站数量为1到16,必须添加一个主站。

当PLBv46总线实例添加到设计中时,也会发生此错误,但时钟和复位端口未正确连接。

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