Spartan-6时钟向导 – 如何访问PLL动态重配置端口(DRP)-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Spartan-6时钟向导 – 如何访问PLL动态重配置端口(DRP)

描述

使用时钟向导生成PLL时,无法访问动态重配置(DRP)端口。如何生成PLL以访问DRP?

Clocking向导生成一个PLL_BASE原语,其中不包含PLL DRP端口。需要PLL_ADV原语才能访问DRP端口。要访问PLL_ADV,请使用Spartan-6 PLL DRP应用笔记XAPP879:PLL动态重配置中提供的代码

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