FIR编译器5.0 – RFD保持低于预期的低电平

描述

我正在使用FIR Compiler v5.0创建一个固定分数抽取滤波器;输入时钟为186.6MHz，输出时钟为输入时钟的16/15。

我期望RFD在一个时钟周期内保持低电平。但是，RFD保持低电平两个时钟周期。这导致过滤器不能足够快地对数据进行采样，从而导致我的设计行为不正确。

我该如何解决这个问题？

解

这是FIR Compiler v5.0和v6.1中的一个已知问题，将在版本6.2中解决，可在ISE Design Suite 13.1中找到（将于2011年春季发布）。

要解决此问题，需要使用不同的时钟速率来避免RFD控制逻辑中的问题。例如，在上述用例中，用户可以将时钟速率提高到20/15 * 188.666 = 248.888 MHz（即，输出采样率为5）。然后滤波器保持恒定的输出速率，并且也应保持输入采样率。