12.3 EDK，AXI_V6_DDRx – “错误：Xst：1672 – TIMEGRP’TG_clk_rsync_rise’已定义”

描述

当我在设计中使用多个AXI_V6_DDRx控制器时，会发生以下错误：

“错误：Xst：1672 – TIMEGRP’TG_clk_rsync_rise’已定义”
“错误：Xst：1489 – 约束注释失败。”

我该如何解决这个问题？

解

此问题是由XST中未正确合并的每个网表中嵌入的约束引起的。

要解决此问题，请按照以下步骤操作名为“axi_v6_ddrx_0”的示例核心：

1. 切换到核心的项目实现目录：
   cd implementation / axi_v6_ddrx_0_wrapper
   
2. 编辑并保存UCF文件以取消所有timegroup和timespec名称的统一。这包括以TNM_，TG_或TS_开头的所有字符串。使用文本编辑器搜索/替换功能将每个版本替换为特定于核心的版本，例如TNM_0，TG_0和TS_0。备份此文件以供日后使用。
3. 将修改后的UCF合并到NGC网表文件中：
   ngcbuild -uc axi_v6_ddrx_0_wrapper.ucf axi_v6_ddrx_0_wrapper.ngc ../axi_v6_ddrx_0_wrapper.ngc
   
4. 正常继续XPS构建过程。对内存控制器参数或项目清理的任何更改都需要重新创建所有更改。

此问题计划从针对AXI_V6_DDRx的EDK 13.1开始修复，并计划在XST中针对13.2进行其他更改，作为未来内核的通用修订。