XST的设计助手 – 帮助解决“HDLCompiler：718：端口连接无法混合排序和命名”错误。

描述

有关解决“HDLCompiler：718：端口连接不能混合排序和命名”错误的帮助，请参阅此答复记录。

注意：本答复记录是Xilinx XST解决方案中心（Xilinx答复38927）的一部分 。 Xilinx XST解决方案中心可用于解决与XST相关的所有问题。无论是开始新设计还是解决问题，请使用XST解决方案中心来指导您获取正确的信息。

解

当有序和命名端口连接都用于Verilog中的模块实例化时，会出现此消息。这是不允许的。 Verilog中的实例化应使用命名或有序连接。

接下来是什么：

修改实例化以使用命名连接或有序连接;换句话说，不要混用它们。

例：

考虑以下RTL：

模块顶部（i，o）;
输入i;
输出o;
test inst（i，.out（o））;
endmodule

模块测试（in，out）;
输入;
输出;
endmodule

在模块’test’的实例化中，使用了两个端口连接。第一个portis是有序连接，第二个是命名连接。这是不允许的。