CoolRunner-II时序 – 双向信号在时序分析器中可能会产生错误的结果-Xilinx-AMD社区-FPGA CPLD-ChipDebug

CoolRunner-II时序 – 双向信号在时序分析器中可能会产生错误的结果

描述

当我查看双向信号的时序报告时,它似乎已经过去了,但是当计算延迟时它实际上已经失败了。
为什么失败没有突出显示?

这是一个已知的问题。以下是错误报告路径的示例:

时序约束:TS_TEST:FROM:TCK_G1:TO:TCK_G2:10.000nS

松弛:6.500ns(要求 – 数据路径)
来源:In_Pin
目的地:Out_Pin
要求:10.000ns
数据路径延迟:3.500ns(逻辑电平= 6)

数据路径:In_Pin到Out_Pin
位置延迟类型延迟(ns)逻辑资源

In_Pin – 0.000 In_Pin
In_Pin.ZIA tIN + tHYS25 5.600 In_Pin.ZIA
Out_Pin.Q tLOGI1 + tLOGI2 + tPDI 2.300 Out_Pin.Q
Out_Pin tOUT + tOUT25 3.500 Out_Pin

延迟列为3.5nS,给出6.5nS的松弛,但路径实际上是5.6 + 2.3 + 3.5 = 11.4ns,因此约束应该失败,松弛为-1.4nS。

要解决此问题,请使用ASCII报告(正确分析)。可以通过在命令行中运行以下命令来生成ASCII报告:

taengine -f design_name .vm6 -detail

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