10.1i CPLDfit – 报告文件中FDCPE的错误等式

描述

报告文件中的FDCPE有一个不正确的等式。

解

在rpt文件的等式部分（verilog和vhdl）中，FDCPE组件实例化中的引脚顺序与“.rpt”文件末尾的图例不匹配。
实例化具有引脚顺序（Q，D，C，CE，CLR，PRE），而图例具有顺序（Q，D，C，CLR，PRE，CE）。
这只是一个报道问题; jedec行为正确。