LATTICE FPGA的SERDERS 用作SDI收发时，是否可以使用内部PLL的输出作为时钟？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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      1. 不建议用内部PLL时钟作为serders的输入，建议使用SERDERS的专用时钟管脚作为时钟输入。
      2. 不能使用单端晶振。
      3. SERDERS其内部有专用电路，它的时钟信号应直接接在SERDERS的专用时钟引脚上。
      7年前
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