12.2 EDK,PPC440MC_DDR2  – 警告:EDK  – :C_PPC440MC_CONTROL的位8:9设置为00-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.2 EDK,PPC440MC_DDR2 – 警告:EDK – :C_PPC440MC_CONTROL的位8:9设置为00

描述

在尝试为我的ppc440mc_ddr2生成网表时,收到以下警告和错误:

警告:EDK – :C_PPC440MC_CONTROL的位8:9设置为00但根据您的C_DDR_DWIDTH设置应设置为144
错误:EDK:3193 – 由TCL程序发布
“:: hw_ppc440mc_ddr2_v3_00_b :: syslevel_check_micontrol”第165行
DDR2_SDRAM_DIMM0(ppc440mc_ddr2) – ppc440_0(PPC440)的建议值
C_PPC440MC_CONTROL是0xF81444202311。
错误:EDK:440 – platgen因错误而失败!

我该如何解决这个问题?

此错误是由于.tcl文件中的错误比较,当启用ECC时,该文件未考虑C_DDR_DWIDTH。可以安全地忽略它。

通过更改ppc440mc_ddr2_v2_1_0.tcl也可以解决此问题,如下所示:

##计算位8_9
#cc440mc_ddr2的C_DDR_DWIDTH
set param_ecc_check [xget_hw_parameter_value $ mhsinst C_INCLUDE_ECC_SUPPORT]
if {[string length $ param_ecc_check]> 0} {
set param_ddr_dwidth [xget_hw_parameter_value $ mhsinst C_DDR_DWIDTH]
set param_ddr_dwidth [expr“$ param_ddr_dwidth” – 8]
} else {
set param_ddr_dwidth [xget_hw_parameter_value $ mhsinst C_DDR_DWIDTH]
}
## set param_ddr_dwidth [xget_hw_parameter_value $ mhsinst C_DDR_DWIDTH]
if {[string length $ param_ddr_dwidth]> 0} {
set bit8_9 [string range $ param_ppc440mc_control_bin 8 9]
set bit8_9_calc [string map {128 00 64 01 32 11} [expr {$ param_ddr_dwidth * 2}]]
if {[string equal $ bit8_9_calc $ bit8_9]} {
} else {
将“警告:C_PPC440MC_CONTROL的位8:9设置为$ bit8_9但根据您的C_DDR_DWIDTH设置将其设置为$ bit8_9_calc”
设置print_suggestion 1
}

此问题计划在最新版本的核心中以EDK 12.4开始修复。

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