PlanAhead设计助手 – 如何从PlanAhead Pin Planning DRC中获得最高精度?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

PlanAhead设计助手 – 如何从PlanAhead Pin Planning DRC中获得最高精度?

描述

我想确保在PlanAhead的引脚中捕获尽可能多的DRC错误。如何从PlanAhead的DRC中获得最高精度?

注意:本答复记录是Xilinx PlanAhead解决方案中心的一部分 (Xilinx答复37100) 。 Xilinx PlanAhead解决方案中心可用于解决与PlanAhead工具相关的所有问题。无论您是使用PlanAhead工具开始新设计还是解决问题,都可以使用PlanAhead解决方案中心来指导您获取正确的信息。

除非存在网表,否则PlanAhead工具无法准确运行某些DRC。这些通常与I / O的连接有关。例如,如果网表不存在,PlanAhead工具将不知道引脚是否连接到BUFG。在网表设计上运行DRC以获得最高精度。

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