PlanAhead设计助手 – 在哪里可以找到PlanAhead中关闭时间的信息?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

PlanAhead设计助手 – 在哪里可以找到PlanAhead中关闭时间的信息?

描述

我正在尝试使用PlanAhead来关闭我的设计时间。我不熟悉PlanAhead中的时序收敛。在哪里可以找到有关如何使用PlanAhead关闭时间的更多信息?

注意:本答复记录是Xilinx PlanAhead解决方案中心(Xilinx答复37100)的一部分 。 Xilinx PlanAhead解决方案中心可用于解决与PlanAhead相关的所有问题。无论您是使用PlanAhead开始新设计还是解决问题,请使用PlanAhead解决方案中心指导您获取正确的信息。

有可用于协助PlanAhead内部时序收敛的资源。请参阅以下文件。

布局规划方法指南

PlanAhead软件教程:性能的设计分析和布局规划

此外,Xilinx还提供各种其他资源来协助完成时序收敛以及其他特定辅助工具。请参阅以下文档。

Xilinx WP287:使用SmartXplorerand PlanAhead工具进行时序收敛探索

PlanAhead软件教程:利用设计保留来获得可预测的结果

– “ 命令行工具用户指南”第7章和第10章中的-smartguide

Xilinx WP362:具有设计保留的可重复结果

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