Xilinx PlanAhead解决方案中心 – 在布局规划期间运行DRC时出现错误和警告

描述

设计助手的这一部分将帮助您解决在PlanAhead中进行布局规划时运行DRC时收到的错误和警告。

注意 ：本答复记录是Xilinx PlanAhead解决方案中心（Xilinx答复37100）的一部分 。 Xilinx PlanAhead解决方案中心可用于解决与PlanAhead相关的所有问题。无论您是使用PlanAhead开始新设计还是解决问题，请使用PlanAhead解决方案中心指导您获取正确的信息。

解

有关DRC错误，请参阅（Xilinx答复35743） ：

错误消息：
BIVB错误Bank1中不支持的IOStandard.例如，站点J17的端口mcb1_dram_ck（IOStd = DIFF_SSTL18_II）（IOStd = DIFF_SSTEL18_II），M21.mcb1_dram_dqs
BIVB错误Bank3中的IOStandard不受支持。例如，站点F2处的端口mcb3_dram_ck（IOStd = DIFF_SSTL18_II）（IOStd = DIFF_SSTEL18_II），L3.mcb3_dram_dqs

有关DRC错误，请参阅（Xilinx答复36372） ：

“DCI级联25 {I / O Bank 25，I / O Bank 26}在”分离“终端类型中有多个DCI I / O标准。级联中只允许一个DCI I / O标准。以下DCI I /找到O标准：1。“SSTL15_T_DCI”：c0_ddr3_dq [0] c0_ddr3_dq [1] 2.“DIFF_SSTL15_T_DCI”：c0_ddr3_dqs_p [0] c0_ddr3_dqs_n [0] c0_ddr3_dqs_p [1] c0_ddr3_dqs_n [1] c0_ddr3_dqs_p [2]“

有关DRC eror，请参阅（Xilinx答复35277） ：

区域时钟终端CLK_CC_AJ37位于AJ37站点。 BU37 BUFR_3没有可从AJ37到达的站点

有关DRC错误，请参阅（Xilinx答复33152） ：

DCM＃1 clocking_I_clocks / CLKIN_IBUFG_INSTat F13需要与clocking_I_clocks / DCM_SP_INST @ DCM_X1Y3位于同一边缘
F13与DCM相邻。

有关DRC错误，请参阅（Xilinx答复35155） ：

“IOCNT＃1致命设计比封装上的可放置引脚（675）具有更多IO（683）”

有关DRC错误，请参阅（Xilinx答复31852） ：

“BankI / O Bank中的一个或多个Vr站点已被占用。该Bank的某些终端，例如站点的终端需要Vr”

有关DRC错误，请参阅（Xilinx答复36814）

DCM和BUFG连接 –
位于DCM_X1Y0的DCM DCM_SP_INST连接到位于BUFGMUX_X1Y10的BUFG CLK0_BUFG_INST。为了正确操作，它们都应放在同一边缘。
相关威驰：

有关DRC错误，请参阅（Xilinx答复35153） ：

“存储区I / O Bank 13中的Vcc电压冲突。例如，锁定到该存储区的以下两个端子的Vcc发生冲突.IOStandard LVCMOS33 Vcc 3.3000的Signal_X和IOStandard LVCMOS25 Vcc 2.5000的Signal_Y”

有关DRC错误，请参阅（Xilinx答复31716） ：

“I / O被放置在禁止的网站上”

有关DRC错误，请参阅（Xilinx答复32471） ：

idelayctrl锁定到没有iodelay的bank 17。在AE38引脚的sbuf_dq [33]和其他驱动器iodelay