Spartan-6，IODELAY2 – 什么是Fmincal以及它如何受到SDR和DDR数据速率的影响？

描述

Fmincal规范定义为：
“在可变模式下校准的最小允许比特率：VARIABLE_FROM_ZERO，VARIABLE_FROM_HALF_MAX和DIFF_PHASE_DETECTOR。”
该信息可在Spartan-6 FPGA数据手册 （DS162）中找到：
http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf

解

Fmincal规范是可变模式下IODELAY2的要求，它基于抽头可以校准的最长位周期。对于SDR数据速率，位周期等于时钟周期，因此时钟频率可以是188 Mhz（5.3nS位周期）。如果使用DDR，那么位周期是CLK周期的一半，因此时钟频率可以低至94 Mhz，并且仍然满足5.3nS位周期的要求。