Virtex-6 FPGA设计助手 – 在Virtex-6 FPGA中设计Block RAM和FIFO结构

描述

本答复记录提供了有关如何在Virtex-6 FPGA架构中使用Block RAM和FIFO块的信息。
注意：本答复记录是Xilinx Virtex-6 FPGA解决方案中心（Xilinx答复34963）的一部分.Xilinx Virtex-6 FPGA解决方案中心可用于解决与Virtex-6相关的所有问题。您是否正在开始使用新设计Virtex-6 FPGA或故障排除问题，使用Virtex-6 FPGA解决方案中心为您提供正确的信息。

解

Virtex-6 FPGA中的内置Block RAM和FIFO原语可用于实现RAM，ROM和FIFO模块的设计。块RAM和FIFO针对性能进行了优化，允许您实现RAM，ROM或FIFO在设计中阻塞而不需要来自切片逻辑的大量结构资源。
Virtex-6 FPGA存储器资源用户指南 （UG363）提供了有关Block RAM和FIFO的更多详细信息。建议您仔细阅读用户指南，以熟悉其使用以及如何在设计中使用它们：
http://www.xilinx.com/support/documentation/user_guides/ug363.pdf
此外，以下答案记录可用于提供有关在代码中实现Block RAM和FIFO块的不同方法的详细信息：
（Xilinx答复37183） – 如何推断HDL代码中Block RAM和FIFO原语的使用
（Xilinx答复37184） – 使用Block RAM CORE Generator和FIFO CORE Generator设置用于HDL代码的块